信号完整性的电路板设计准则

要的高速节点
　　
　　延迟和时滞是时钟布线必须考虑的关键因素。因为时序要求严格，这种节点通常必须采用端接器件才能达到最佳SI质量。要预先确定这些节点，同时将调节元器件放置和布线所需要的时间加以计划，以便调整信号完整性设计的指针。 6 技术选择
　　
　　不同的驱动技术适于不同的任务。信号是点对点的还是一点对多抽头的？信号是从电路板输出还是留在相同的电路板上？允许的时滞和噪声裕量是多少？作为信号完整性设计的通用准则，转换速度越慢，信号完整性越好。50MHZ时钟采用500PS上升时间是没有理由的。一个2-3NS的摆率控制器件速度要足够快，才能保证SI的品质，并有助于解决象输出同步交换(SSO)和电磁兼容(EMC)等问题。
　　在新型FPGA可编程技术或者用户定义ASIC中，可以找到驱动技术的优越性。采用这些定制(或者半定制)器件，你就有很大的余地选定驱动幅度和速度。设计初期，要满足FPGA(或ASIC)设计时间的要求并确定恰当的输出选择，如果可能的话，还要包括引脚选择。
　　在这个设计阶段，要从IC供货商那里获得合适的仿真模型。为了有效的覆盖SI仿真，你将需要一个SI仿真程序和相应的仿真模型(可能是IBIS模型)。
　　最后，在预布线和布线阶段你应该建立一系列设计指南，它们包括：目标层阻抗、布线间距、倾向采用的器件工艺、重要节点拓扑和端接规划。
　　
　　7 预布线阶段
　　
　　预布线SI规划的基本过程是首先定义输入参数范围(驱动幅度、阻抗、跟踪速度)和可能的拓扑范围(最小/最大长度、短线长度等)，然后运行每一个可能的仿真组合，分析时序和SI仿真结果，最后找到可以接受的数值范围。
　　接着，将工作范围解释为PCB布线的布线约束条件。可以采用不同软件工具执行这种类型的“清扫”准备工作，布线程序能够自动处理这类布线约束条件。对多数用户而言，时序信息实际上比SI结果更为重要，互连仿真的结果可以改变布线，从而调整信号通路的时序。
　　在其它应用中，这个过程可以用来确定与系统时序指针不兼容的引脚或者器件的布局。此时，有可能完全确定需要手工布线的节点或者不需要端接的节点。对于可编程器件和ASIC来说，此时还可以调整输出驱动的选择，以便改进SI设计或避免采用离散端接器件。
　　
　　8 布线后SI仿真
　　
　　一般来说，SI设计指导规则很难保证实际布线完成之后不出现SI或时序问题。即使设计是在指南的引导下进行，除非你能够持续自动检查设计，否则，根本无法保证设计完全遵守准则，因而难免出现问题。布线后SI仿真检查将允许有计划地打破(或者改变)设计规则，但是这只是出于成本考虑或者严格的布线要求下所做的必要工作。
　　
　　9 后制造阶段
　　
　　采取上述措施可以确保电路板的SI设计品质，在电路板装配完成之后，仍然有必要将电路板放在测试平台上，利用示波器或者TDR(时域反射计)测量，将真实电路板和仿真预期结果进行比较。这些测量数据可以帮助你改进模型和制造参数，以便你在下一次预设计调研工作中做出更佳的(更少的约束条件)决策。
　　
　　10 模型的选择
　　
　　关于模型选择的文章很多，进行静态时序验证的工程师们可能已经注意到，尽管从器件数据表可以获得所有的数据，要建立一个模型仍然很困难。SI仿真模型正好相反，模型的建立容易，但是模型数据却很难获得。本质上，SI模型数据唯一的可靠来源是IC供货商，他们必须与设计工程师保持默契的配合。IBIS模型标准提供了一致的数据载体，但是IBIS模型的建立及其品质的保证却成本高昂，IC供货商对此投资仍然需要市场需求的推动作用，而电路板制造商可能是唯一的需方市场。