音频信号数字化光纤传输实验仪信道的设计与实现
2．4 信号发送部分
由FPGA处理后的数据要通过光纤发送，需先将并行数据转换为串行数据，再将串行数据转换为光信号。
2．4．1 并／串转换
电路采用串化器SN65LV1023A集成芯片实现，电路如图5所示，其对应接收端由解串器SN65LV1224A集成芯片完成。SN65LV1023A可以将10位并行数据转换为串行差分数据流，该差分数据流可以由SN65LV1224A还原为10位的并行数据。这一组芯片内部有锁相环，可以为数据输出自己匹配时钟。串化器SN65LV1023A参考时钟选为18．432MHz与数据在该时钟频率下输入，其芯片内部匹配产生数据输出时钟，每一个10位并行数据转换为12位串行数据，其中多出一个起始位和一个终止位，所以有效频率为184．32 MHz。解串器的参考时钟也定为18．432 MHz，以满足数据传输需求。
由于音频信号是实时不断的，所产生的数据流连续进行，所以电路不能设置进入高阻态或省电模式，因此LV1023的DEN和PWRDN都置高电位。
串行数据的准确传输需要串化器和解串器同步，该组芯片采用的是随机同步方式。串化器的SYNC1和SYNC2悬空。解串器的LOCK输入到FP GA以对数据传输进行实施控制。
2．4．2 电／光模块
采用型号为HNMS-XEMC41XSC20，工作波长在T1310 nm／R1550 nm的单纤双向一体化收发模块，将电信号差分数据流转成光数据信号流，电路如图6所示。
2．5 信号的接收及处理
2．5．1 光／电转换模块
该实验装置以单纤进行信号传输，光信号传输到接收装置后，需要还原为电信号，即差分电压数据流。采用型号为HNMS-XEMC41XSC20，工作波长在T1310nm／R1550nm的单纤双向一体化收发模块，将光信号转换为电信号。转换后的差分信号由RD+和RD-输出，电路如图7所示。
2．5．2 串并转换
串并转化装置采用与发送器中的串化器SN65LV1023A相匹配的解串器SN65LV1224A。发送器中的串化器将10位的并行数据转换为串行的差分数据流，因此在接收器中需用相应的解串器将串行差分数据流还原为并行数据。
SN65LV1224A内部有锁相环，在接收数据流时可以根据数据的频率自行匹配接收时钟，外界只需为其提供参考时钟。此处参考时钟选为18．432 MHz，由FPGA控制部分提供。芯片还匹配了与解串后的数据同步的时钟，以助于转换后的并行数据输出。为了保证音频信号的连续性和实时性，需避免芯片处于省电模式或高阻模式。因此PWRDN和REN需接高电平。RCLK-R／F接高电平，即选择时钟上升沿输出数据电路如图8所示。
该组芯片有两种同步方式：快速同步和随机同步。快速同步是由串化器发送一组由连续的6个“1”和“0”组成的同步信号，解串器收到信号后锁定数据时钟，锁定完成之前LOCK保持高电平，同步完成后跳变为低电平。同步信号的发送是由串化器的SYNC1和SYNC2控制的，只要两者之一置高电平持续时间超过6个时钟周期，串化器就开始连续发送同步信号。快速同步具有快速准确的优点，但在长距离的信号传输中，光纤只传递数据，无法很好的传递串化器和解串器的SYNC和LOCK信号。因此采用随机同步方式。
随机同步方式串化器不需发送同步信号，解串器直接对数据流进行锁定，实现同步，锁定丢失后，解串器会重新锁定时钟。将LOCK接到FPGA以进行实时控制。
2．6 D／A转换及视频信号输出
D／A转化部分采用Cirrus Logic公司出品的专业音频信号处理芯片CS4334。其具有完善的立体声DAC系统，抗干扰能力强，失真噪声小，采用单电压+5 V电源，电路如图9所示。
芯片具有两种时钟模式，即外部串行时钟模式和内部串行时钟模式。当芯片工作在外部串行时钟模式下时，去加重滤波器不能被访问，且外部串行时钟易被干扰，故本装置设计时采用了内部串行时钟模式。串行时钟SCLK在内部产生，并与主时钟MCLK(18．432 MHz)、采样时钟RLCK(96 KHz，由FPGA分频产生)同步。信号经数模转化后，分别由AOUTL和AOUTR输出左右声道模拟信号，经低通滤波后输出，由于满量程时信号最大输出可达3．5 V，且装置可通过外接放大器进行声音信号的放大，故在本设计中未进行音频信号的放大处理。
3 软件设计及仿真介绍
系统采用VerilogHDL语言进行程序编写，在QuartusⅡ环境下编辑仿真。FPGA内部时钟由18．432 MHz的有源晶振提供。FPGA的工作是：
1)提供D／A转换芯片CS4334，A／D转换芯片CS5342，并串转换芯片LV1023的工作时钟和串并转换芯片LV1224的参考时钟，其值均为18．432 MHz。
2)发送端对数据进行8B10B编码，并将转换后的数据传送给串化器；接收端获取串并转换后的十位数据，进行解码，还原为编码前的八位数据，并将解码后的数据传送给数模转换芯片。
3．1 8B10B编解码
8B10B编码是目前高速串行通讯普遍采用的编码方式，8B10B编码的目的是将八位数据转换成10位的数据，并使转换后的数据流中“0”和“1”的数量平衡，避免发送过程中因过多重复的出现“0”或“1”而发生的错误，提高线路传输的性能，有利于接收器更准确的捕捉同步时钟，而且采用特定的码元可以使接受端更准确地对准码元。8B10B编码可以看成是586B和384B编码的组合，组合过后有些编码可能有两个值，“1”和“0”的差值称为平衡度，用RD-表示平衡度为+2或0，RD+表示平衡度-2或0。将转换后的数据按平衡度分为RD-和RD+两列。设变量DISPIN表示正在转换的数的平衡度，DISPOUT表示下一个转换的数的平衡度。初始时设DISPIN与DISPOUT相等，先从RD-中开始转换，如果转换后的数“0”和“1”的数量相等，继续在RD-列中转换下一个数，如果“0”和“1”的数不等，则转到RD+列中转换。同理在RD+列中，如果“0”、“1”个数相等则继续在RD+中，否则换到RD-中。
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