千兆采样ADC确保直接RF变频

随着模数转换器(ADC)的设计与架构继续采用尺寸更小的过程节点，一种新的千兆赫ADC产品应运而生。能以千兆赫速率或更高速率进行直接RF采样且不产生交织伪像的ADC为通信系统、仪器仪表和雷达应用的直接RF数字化带来了全新的系统解决方案。

最先进的宽带ADC技术可以实现直接RF采样。就在不久前，唯一可运行在GSPS (Gsample/s)下的单芯片ADC架构是分辨率为6位或8位的Flash转换器。这些器件能耗极高，且通常无法提供超过7位的有效位数(ENOB)，这是由于Flash架构的几何尺寸与功耗限制需要取舍。

因此，对超过1 GHz的较高动态范围模拟输入信号进行采样的唯一方法，就是利用一个采样时钟来交错连接多个高速ADC内核，此采样时钟针对每个内核都有精确的交错相(或占空比)。模拟输入需分割并多路复用至每一个ADC，这便为新信号噪声进入信号链及降低输入功率创造了机会。虽然此方法能为某些应用提供充分结果，但设计较复杂，并且在需要数字滤波的输出频域内会产生糟糕的干扰交错伪像。

1 快速还是半速?

在快速傅里叶变换(FFT)的频率响应中看到交错“杂散”，其中每个内部交错式ADC内核的输入失调、增益、带宽和样本时序并非严格匹配。这便为系统设计人员增添了规划复杂性，使其难以预先确定频率内的交错伪像，进而在数字后处理中避免或移除。

由于每一个ADC内核都是分立的，因此在量产系统的寿命期间，这些性能参数极有可能产生较大的制造失配差异。这些失配会造成输入信号的周期性不平衡，并且交错式ADC的输出端会出现杂散频率。

现在，专有ADC技术可通过先进架构与算法防止双通道和四通道交错式ADC内出现上述问题。使用两个半速交错式ADC会增加伪像，现在采用单个全速ADC可在无交错杂散的条件下实现同样的性能。工厂调整算法和片内校准可确保每一个ADC工作在预期的高性能标准下，避免受多个分立交错式内核的失配差异影响。

在通常频谱纯净的FFT中观察到杂散频率时，会减小其他噪声相关的载波信号的可用无杂散动态范围(SFDR)。为了改善GSPS ADC的SFDR，除了使用交织式内核，现在又发展出新架构和算法。这样，系统设计人员不必再使用专用ADC后处理例程来鉴别并移除干扰交错杂散(图1)。

2 简化路由

10/12/14位分辨率的多个千兆采样转换器可在短时间内产生大量输出数据。使用低压差分摆幅(LVDS)数据可能需要2.5 Gsample/s、12位ADC的30条1 Gbps并行通道。就系统布局来说，针对每个ADC处理30个差分LVDS对可能会对路由和保持匹配长度提出挑战。使用JESD204B，则仅采用6条或8条差分通道即可发送同等数据。

JESD204B提供了一种通过较少数据通道高速输出数据的方法，且不会出现许多高速LVDS通道面临的匹配时序电路板复杂度问题。由于通过JESD204B发送的数据是经过基于嵌入式时钟和控制字符进行帧传输的，对较少的串行通道数进行路由时，相比LVDS所需的时序偏斜要求宽松得多(图2)。因此，无需花费大量时间调整系统PCB上每一个I/O的输出时序。

此外，JESD204B提供辅助数据的说明性“控制位”，可附加到每一个模拟样本后，帮助对下游处理进行特征化。通过这种方式，可对每一个样本标记触发时间戳和超范围条件，以便后端FPGA获得更多数据对齐及有效性信息。

3 超范围检测

调整模拟输入信号的幅度时，自适应增益算法很重要，因为饱和ADC输入实际上使系统无力解读信号。理想情况下，增益适应反馈环路应当尽可能快。无论高速ADC输出是基于LVDS还是采用JESD204B，此数字输出引入的延迟常常会因为等待时间过长而无法接收饱和数据、检测问题以及响应条件。

针对这个问题，一种解决方案是在ADC内核中使用可变电平比较，并在发生超范围条件时直接发送一个即时输出标志。这种技术避免了较长的后端输出级延迟，缩短了放大器的反馈时间，实现了更快的自适应增益周期。除了这一“快速超范围检测”输出，可使用JESD204B接口在超范围样本上附加报警位，让下游系统处理就数据作出适当决策。

4 调谐、滤波和抽取：如何处理数据

宽带ADC具有宽带采样的优势，但也可能会提供超过某些应用需要的数据。对于无需观察大频谱的高采样速率系统，数字下变频(DDC)允许采用子采样和滤波策略，以便抽取从GSPS ADC输出的数据量。然后，下游处理便可观察到频谱的较小部分。

在信号链上，通常将DDC部署于ADC之后。这不仅会消耗更多的FPGA资源，还要求在ADC和FPGA之间以全带宽进行传输。 DDC滤波可在ADC内部完成，无需将采样数据发送到FPGA进行处理，因此仅需总带宽的八分之一或十六分之一