微波EDA网,见证研发工程师的成长! 2025婵犵數濮烽弫鍛婃叏閹绢喗鍎夊鑸靛姇缁狙囧箹鐎涙ɑ灏ù婊呭亾娣囧﹪濡堕崟顓炲闂佸憡鐟ョ换姗€寮婚敐澶婄闁挎繂妫Λ鍕磼閻愵剙鍔ゆ繛纭风節瀵鎮㈤崨濠勭Ф闂佸憡鎸嗛崨顔筋啅缂傚倸鍊烽懗鑸靛垔椤撱垹鍨傞柛顐f礀閽冪喖鏌曟繛鐐珕闁稿妫濋弻娑氫沪閸撗€妲堝銈呴獜閹凤拷04闂傚倸鍊搁崐鎼佸磹閹间礁纾归柟闂寸绾剧懓顪冪€n亝鎹i柣顓炴閵嗘帒顫濋敐鍛婵°倗濮烽崑鐐烘偋閻樻眹鈧線寮撮姀鈩冩珕闂佽姤锚椤︻喚绱旈弴銏♀拻濞达綀娅g敮娑㈡煕閺冣偓濞茬喖鐛弽顓ф晝闁靛牆娲g粭澶婎渻閵堝棛澧遍柛瀣仱閹繝濡烽埡鍌滃幗闂佸搫娲ㄩ崑娑㈠焵椤掆偓濠€閬嶅焵椤掍胶鍟查柟鍑ゆ嫹04闂傚倸鍊搁崐鎼佸磹閹间礁纾归柟闂寸绾剧懓顪冪€n亝鎹i柣顓炴閵嗘帒顫濋敐鍛婵°倗濮烽崑鐐烘偋閻樻眹鈧線寮撮姀鈩冩珖闂侀€炲苯澧扮紒顕嗙到铻栧ù锝堟椤旀洟姊洪悷鎵憼闁荤喆鍎甸幃姗€鍩¢崘顏嗭紲闂佺粯鐟㈤崑鎾绘煕閵娿儳鍩g€殿喖顭锋俊鎼佸煛閸屾矮绨介梻浣呵归張顒傜矙閹达富鏁傞柨鐕傛嫹 闂傚倸鍊搁崐鎼佸磹閹间礁纾归柟闂寸绾剧懓顪冪€n亝鎹i柣顓炴閵嗘帒顫濋敐鍛婵°倗濮烽崑鐐烘偋閻樻眹鈧線寮撮姀鐘栄囨煕鐏炲墽鐓瑙勬礀閳规垿顢欑紒鎾剁窗闂佸憡顭嗛崘锝嗙€洪悗骞垮劚濞茬娀宕戦幘鑸靛枂闁告洦鍓涢敍娑㈡⒑閸涘⿴娈曞┑鐐诧躬閹即顢氶埀顒€鐣烽崼鏇ㄦ晢濠㈣泛顑嗗▍灞解攽閻樺灚鏆╁┑顔芥尦楠炲﹥寰勯幇顒傦紱闂佽宕橀褔鏌ㄩ妶鍡曠箚闁靛牆瀚崗宀勬煕濞嗗繑顥㈡慨濠呮缁辨帒螣閼姐値妲梻浣呵归敃銈咃耿闁秴鐒垫い鎺嶈兌閸熸煡鏌熼崙銈嗗濠电姷鏁告慨鐑藉极閸涘﹥鍙忛柣鎴f閺嬩線鏌熼梻瀵割槮缁惧墽绮换娑㈠箣濞嗗繒浠鹃梺绋款儍閸婃繈寮婚弴鐔虹鐟滃秹宕锔藉€跺┑鐘叉处閳锋垿鏌熺粙鎸庢崳缂佺姵鎸婚妵鍕晜鐠囪尙浠紓渚囧枛椤兘銆佸☉銏″€烽悗鐢登瑰鎶芥⒒娴h櫣甯涙繛鍙夌墵瀹曟劙宕烽娑樹壕婵ḿ鍋撶€氾拷
首页 > 射频和无线通信 > 射频无线通信文库 > 不同光纤收发器间(QSFP与GTH)通信研究与实现

不同光纤收发器间(QSFP与GTH)通信研究与实现

时间:07-28 来源:电子产品世界 点击:

摘要:本文介绍了Xilinx Virtex-6 HXT系列FPGA内嵌光收发器GTH与Tyco Electronics光收发器QSFP,实现了光纤数据的高速传输。

引言

随着通信行业的迅猛发展,对数据吞吐量提出了更高的要求,铜互连开始向光纤互连转型,设计出符合高性能光纤抖动标准的收发器是转型成功的关键因素。

赛灵思公司(Xilinx)推出的Virtex-6 HXT系列的FPGA所内嵌的GTH收发器拥有领先的收发器抖动性能,为业界提供了较高的串行带宽,可实现与行业标准 SFP+、XFP 和 CFP等高速率光纤模块的无缝连接,满足新一代光纤传输应用的需求。泰科电子(Tyco Electronics)提供四通道小型可插拔QSFP(Quad Small Form-factor Pluggable)的光纤收发器,支持每通道速率高达 10Gbit/s 。本文主要介绍赛灵思公司内嵌的光纤收发器GTH与泰科电子的QSFP光纤收发器互连对接,实现光纤通信,并通过实验,给出最终结果和采样波形图。

1 GTH收发器设计要点

要达到GTH收发器的最佳性能,需要考虑到诸多设计因素,本文针对在设计过程中遇到的具体问题展开相关讨论。

1.1 参考时钟

为了满足高速数据通信的需求,GTH收发器必须具备高性能、低抖动的参考时钟。GTH收发器参考时钟由REFCLK端口提供,其驱动方式有两种:由外部差分晶振直接驱动专用时钟路由和使用从相邻QUAD的专用时钟路由获取的时钟。使用专用时钟路由可以给GTH QUAD提供性能最佳的时钟,而通过专用的时钟引脚IBUFDS_GTHE1原语,可以直接驱动专用时钟路由,常采用外部高性能时钟输入经过专用引脚驱动输出参考时钟REFCLK,其时钟连接图如图1所示。

闂傚倸鍊搁崐鎼佸磹閹间礁纾瑰瀣捣閻棗銆掑锝呬壕濡ょ姷鍋涢ˇ鐢稿垂妤e啫绠涘ù锝呮贡缁嬩胶绱撻崒姘偓鐑芥倿閿曚焦鎳岄梻浣告啞閻熴儳鎹㈠鈧濠氭偄绾拌鲸鏅梺鎸庣箓濞诧絽效濡ゅ懏鍋℃繝濠傛噹椤eジ鎮介娑樻诞闁诡喗鐟︾换婵嬪炊閵娧冨妇濠电姷鏁搁崐顖炲焵椤掑嫬纾婚柟鍓х帛閻撴盯鎮楅敐搴′簽濠⒀冪仛閹便劍绻濋崨顕呬哗闂佸湱鎳撶€氱増淇婇幖浣肝ㄩ柨鏃€鍎崇紞鎺楁⒒閸屾瑨鍏岄柟铏崌瀹曠敻寮介鐐殿唵闂佽法鍣﹂幏锟�...

1.2 初始化及复位

GTH QUAD的复位有三种方式:上电配置FPGA自动完成复位、复位序列给GTHRESET和GTHINIT端口复位以及通过拉高POWERDOWN端口复位PCS逻辑。常用的复位方式为第一和第二种,第一种复位方式要求GTH QUAD必须有稳定的参考时钟和电源,若参考时钟在芯片配置后输入,则需第二种复位方式。表1给出了第二种复位方式需要的端口及说明。

闂傚倸鍊搁崐鎼佸磹閹间礁纾瑰瀣捣閻棗銆掑锝呬壕濡ょ姷鍋涢ˇ鐢稿垂妤e啫绠涘ù锝呮贡缁嬩胶绱撻崒姘偓鐑芥倿閿曚焦鎳岄梻浣告啞閻熴儳鎹㈠鈧濠氭偄绾拌鲸鏅梺鎸庣箓濞诧絽效濡ゅ懏鍋℃繝濠傛噹椤eジ鎮介娑樻诞闁诡喗鐟︾换婵嬪炊閵娧冨妇濠电姷鏁搁崐顖炲焵椤掑嫬纾婚柟鍓х帛閻撴盯鎮楅敐搴′簽濠⒀冪仛閹便劍绻濋崨顕呬哗闂佸湱鎳撶€氱増淇婇幖浣肝ㄩ柨鏃€鍎崇紞鎺楁⒒閸屾瑨鍏岄柟铏崌瀹曠敻寮介鐐殿唵闂佽法鍣﹂幏锟�...

1.3 用户时钟

GTH收发器提供了发送端和接收端的并行用户时钟TXUSERCLKOUT和RXUSERCLKOUT,而在TXUSERCLKIN时钟发送并行数据到TXDATA端口时,在RXUSERCLKIN时钟上升沿接收的并行数据从RXDATA端口读出,输入用户时钟TXUSERCLKIN,RXUSERCLKIN为TXUSERCLKOUT和RXUSERCLKOUT经过缓冲BUFG驱动,两者不能来源于同一时钟。图2是发送端用户时钟框图,接收端用户时钟框图和发送端框图一样。

闂傚倸鍊搁崐鎼佸磹閹间礁纾瑰瀣捣閻棗銆掑锝呬壕濡ょ姷鍋涢ˇ鐢稿垂妤e啫绠涘ù锝呮贡缁嬩胶绱撻崒姘偓鐑芥倿閿曚焦鎳岄梻浣告啞閻熴儳鎹㈠鈧濠氭偄绾拌鲸鏅梺鎸庣箓濞诧絽效濡ゅ懏鍋℃繝濠傛噹椤eジ鎮介娑樻诞闁诡喗鐟︾换婵嬪炊閵娧冨妇濠电姷鏁搁崐顖炲焵椤掑嫬纾婚柟鍓х帛閻撴盯鎮楅敐搴′簽濠⒀冪仛閹便劍绻濋崨顕呬哗闂佸湱鎳撶€氱増淇婇幖浣肝ㄩ柨鏃€鍎崇紞鎺楁⒒閸屾瑨鍏岄柟铏崌瀹曠敻寮介鐐殿唵闂佽法鍣﹂幏锟�...

闂傚倸鍊搁崐鎼佸磹閹间礁纾瑰瀣捣閻棗銆掑锝呬壕濡ょ姷鍋涢ˇ鐢稿垂妤e啫绠涘ù锝呮贡缁嬩胶绱撻崒姘偓鐑芥倿閿曚焦鎳岄梻浣告啞閻熴儳鎹㈠鈧濠氭偄绾拌鲸鏅梺鎸庣箓濞诧絽效濡ゅ懏鍋℃繝濠傛噹椤eジ鎮介娑樻诞闁诡喗鐟︾换婵嬪炊閵娧冨妇濠电姷鏁搁崐顖炲焵椤掑嫬纾婚柟鍓х帛閻撴盯鎮楅敐搴′簽濠⒀冪仛閹便劍绻濋崨顕呬哗闂佸湱鎳撶€氱増淇婇幖浣肝ㄩ柨鏃€鍎崇紞鎺楁⒒閸屾瑨鍏岄柟铏崌瀹曠敻寮介鐐殿唵闂佽法鍣﹂幏锟�...(1)

由公式(1)可知,线速率为5Gbps时,数据位宽32位经8B/10B编码后,发送端与接收端用户时钟USERCLKIN为125MHz。

1.4 接收端并行数据对齐控制

GTH收发器接收端并无对齐控制配置,需要外加FPGA逻辑实现接收数据对齐。接收端对齐控制原理是对接收端未对齐的并行数据检测Comma字符,若找到Comma字符对应位置,其后续位置的所有数据均已对齐。

闂傚倸鍊搁崐鎼佸磹閹间礁纾瑰瀣捣閻棗銆掑锝呬壕濡ょ姷鍋涢ˇ鐢稿垂妤e啫绠涘ù锝呮贡缁嬩胶绱撻崒姘偓鐑芥倿閿曚焦鎳岄梻浣告啞閻熴儳鎹㈠鈧濠氭偄绾拌鲸鏅梺鎸庣箓濞诧絽效濡ゅ懏鍋℃繝濠傛噹椤eジ鎮介娑樻诞闁诡喗鐟︾换婵嬪炊閵娧冨妇濠电姷鏁搁崐顖炲焵椤掑嫬纾婚柟鍓х帛閻撴盯鎮楅敐搴′簽濠⒀冪仛閹便劍绻濋崨顕呬哗闂佸湱鎳撶€氱増淇婇幖浣肝ㄩ柨鏃€鍎崇紞鎺楁⒒閸屾瑨鍏岄柟铏崌瀹曠敻寮介鐐殿唵闂佽法鍣﹂幏锟�...

其程序流程图如图3所示。发送端并行数据为4 Bytes,发送Comma时,TXDATA[31:0]=32’h000000BC,对应设置TXCTRL[3:0]=3’b0001,接收端并行数据RXDATA的Comma字符可能出现的位置为Byte0、Byte1、Byte2和Byte3。当检测Comma字符出现在Byte0位置时,进入模式1操作,对接收端并行数据RXDATA进行一级寄存,对齐的数据即为一级寄存后的数据RXDATA_R,其示意图如图4所示;当出现在Byte1位置时,进入模式2操作,对齐的数据则为{RXDATA[7:0],RXDATA_R[31:8]};出现在Byte2位置时,进入模式3操作,对齐的并行数据为{RXDATA[15:0],RXDATA_R[31:16]};出现在Byte3位置时,进入模式4操作,对齐并行数据是{RXDATA[23:0],RXDATA_R[31:24]}。同时,为了便于后级处理,控制标志位RXCTRL也应该进行对齐操作,其原理和RXDATA一样,这里不再赘述。

2 光收发器模块QSFP架构和工作原理

为了实现多路光纤数据通信,这种小型化、低成本、低功耗、高速率及可热插拔的光收发模块是最佳选择。所采用的有源光缆组件包括屏蔽罩、有源光缆AOC(Active Optical Cable)、光收发模块QSFP和叠接式集成连接器。屏蔽罩用于抑制屏蔽罩至挡板与屏蔽罩至模块接口之间的EMI(Electromagnetic Interference,电磁干扰),表面贴装连接器能够提供良好的电气性能,符合包括接口与主板设计在内的SFF-8436工业标准要求。

发送部分集成了4通道VCSEL(Vertical Cavity Surface Emitting Laser,垂直表面腔发射激光器)阵列、4通道输入缓冲器、激光驱动器、控制模块和激光器偏置模块。发送端输入缓冲器提供了兼容CML(Current Mode Logic,电流模式逻辑)电平的高速串行接口,其数据传输速率一般在1Gbps至10Gbps之间,电压摆

灏勯涓撲笟鍩硅鏁欑▼鎺ㄨ崘

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top