电压突变的影响--DV/DT以及电流突变的影响--DL/D

信号传播的整个路径，包括器件封装、电路板布局以及连接器等，如果要它们正确地分发转换时间为TR的数字信号，其频率响应至少在FKNEE之前都应当是平坦的。如果FKNEE之前某个路径的频率响应不是平坦的，在路径端收到的信号则可能出现上升时间劣化、鼓包、过冲或振铃。

缩短上升时间将迫使FKNEE的值升高，使得信号传播的问题更加严重。这是过分缩短上升时间的首要缺点。

电路的DV/DT还可能影响其他邻近电路上的信号。这一串扰是由互容机制产生的。两个邻近的电路元件总是会有容性的相互作用。参考如下：

“两个电阻都接地，相应的容性耦合等于0.004，同时感性串扰是0.032。对一个工作在50欧阻抗级别的电路来说，这是一个典型的比率。对于高阻抗电路，涉及的DV/DT较大，DI/DT相对较小，得到的容性耦合相应地比较大。

在门电路的低输出阻抗的情况下，门电路直接驱动传输装置，感性耦合问题被扩大。在该情形中，总的感性耦合信号能量在远端终结，而不是如例1.4中一分为二。”

如上所提示，在数字系统中，由互容引起的串扰要远小于由感引起的串扰。

我们可以把电路最大的DV/DT与它的10~90%上升时间以及电压幅度△V联系起来：

电流的突然变化可能影响附近其他电路上的信号。这一串扰通过互感机制而产生。两个邻近放置的电路元件总是会相互感应。为了计算电感耦合的大小，首先必须估算源网络中电流的变化速率。可以明确地说：电路的电流变化速率越高，出现的电感耦合问题将会越来越严重。这是DL/DT过高的主要缺点。

因为主要的测量仪器读取的是输出电压而不是电流，所以需要一种方法将电压的上升时间读数转化为电流的变化速率。图2.14说明了常见的情况。上升电压波形V（T）引起的电流在负载电阻和负载电容中流过，分别等于：

对两个波形求导数，以得到电流的变化速率：

电流变化率的最大值对于确定电感耦合的峰值很有帮助。对于图中的电阻器和电容器来说，电流变化率真的最大值分别是：

当驱动一个既有阻性元件又有容性元件的组合负载时，只要将上式中得到的最大值相加即可。这一总计算可能稍高于实际的峰值，但对于我们的目标来说已足够精确。图2.14显示V（T）的一阶导数和二阶导数的峰值在时间上不是完全对齐的，因而电阻和电容中的电流变化率的峰值出现的时刻稍许不同。的确，直接求和并不是十分精确，但是容易记忆而且十分接近。

上式给我们一个提示，为什么互感问题是如此重要。互感问题是如此重要。互感问题的原因是电流变化速率，它与10~90%上升时间平方的倒数成正比。当我们把上升时间减少一半时，将会使流入电容负载的DL/DT的数值乘以4。

让我们通过两个例子来比较TTL和ECL系统中的电流变化率。这些示例表明ECL系统与TTL系统相比并不会产生更高的电流瞬变现象。ECL系统速度更快而且噪声更小。