MAX+PLUSⅡ符号库特殊图元如何使用

(5) SOFT
SOFT用来表示在设计中可能需要一个逻辑单元。 在对设计的处理过程中, 逻辑综合器对SOFT的输入逻辑进行检查, 以确定是否需要一个逻辑单元。 如果需要, SOFT就转换为LCELL, 如果不需要, 这个SOFT就被删除。说明了SOFT对逻辑综合的作用。在编译这个设计项目时, 逻辑综合器将删除SOFT, 综合后这个设计只占用一个逻辑单元。
如果编译器提示某个设计太复杂, 那么可以在设计中插入SOFT来禁止作逻辑展开。 例如, 可以在一个功能模块后面加一个SOFT来隔离开两个组合逻辑电路。 如果选择菜单命令Assign / Global Project Logic Synthesis , 然后在出现的对话框中点击Define Synthesis Style...>>钮, 再在打开的对话框中点击Advanced Options..., 在书中图 5.70 所示的对话框中选择SOFT Buffer Insertion项, 那么在编译时, 编译器会自动在设计中插入SOFT。

(6) LCELL
LCELL为所作的逻辑设计分配一个逻辑单元（LC）。 LCELL产生一个在整个器件内的所有逻辑中均有效的正逻辑和一个负逻辑。MCELL与LCELL具有相同的功能, 适用于MAX+PLUSⅡ早期版本。 使用MAX+PLUSⅡ新版本设计时, 应该使用LCELL。 一个LCELL一般要占用一个逻辑单元, 且不会在逻辑综合过程中被删除。 但是, 不要使用LCELL来产生所需的延时或异步脉冲。 因为用这种方式产生的延时随温度、 电源电压以及所用器件制造过程的不同而不同, 因此会产生竞争条件, 从而产生一个不可靠的电路。
如果在编译器窗口下, 选择菜单命令Processing / Design Doctor Setting..., 然后在出现的设置对话框中点击Advanced Options>>钮, 再打开书中图5.71所示Design Doctor中的Delay Chain选项, 那么在编译时, 编译器就会对用来产生延时或异步脉冲的串联的LCELL或EXP提出警告信息。

(7) TRI
TRI是一个带有输入端、 输出端和高电平有效的输出使能信号端的三态缓冲器。 如果TRI的输出使能端与VCC或一个最终结果始终为真的逻辑功能块相连, 那么TRI在逻辑综合过程中可能被转化为SOFT。
一个TRI只能驱动一个BIDIR或BIDIRC引脚。 如果在TRI输出有反馈, 就一定要用一个BIDIR或BIDIRC引脚。 如果一个TRI输出到一个逻辑块, 它也一定要输出至一个BIDIR或BIDIRC引脚。 但是,如果已输出到BIDIR或BIDIRC引脚, 则可以不输出至其它输出端上。 在输出使能信号没有接到VCC上时, TRI的输出一定要连到OUTPUT、 OUTPUTC、 BIDIR或BIDIRC引脚上, 因为内部信号不可以为三态。

(8) OPNDRN
OPNDRN与TRI相似, 具有一个输入端口和一个输出端口。 当OPNDRN由一个称为“in”的信号输入时, 等价于TRI的输入端接地（GND）, 而输出使能端接“in”的反相。
如果OPNDRN的输入为低电平（Low）, 则输出为低电平（Low）; 如果输入为高电平（High）, 则输出是高阻态。 OPNDRN由特定的器件系列支持（如FLEX 10K、 MAX7000S等）, 在其它系列器件中, 它将被转换为TRI。 如果选择菜单命令Assign/ Global Project Logic Synthesis...,并在出现的对话框中打开了Automatic Open[CD*2]Drain Pins项, 那么在编译时, 编译器会自动将下面的两种结构转换为OPNDRN。

结构一: TRI的输出使能端接任意信号, 但输入端接地（GND）;
结构二: TRI的输出使能端所接的信号是其输入信号的反相。
一个OPNDRN只能驱动一个BIDIR或BIDIRC引脚。 如果在OPNDRN后面有反馈回路, 那么必须用BIDIR或BIDIRC引脚。 如果一个OPNDRN有逻辑输入, 则它也必须输出到BIDIR或BIDIRC引脚。 如果OPNDRN输出到一个BIDIR或BIDIRC引脚, 它不能再驱动任何其它输出。

(9) WIRE
WIRE用来对结点或总线重命名 , 它不实现任何逻辑功能。 WIRE具有方向性。 例如, 可以利用一个WIRE对一个双向的总线的输入或输出部分重新命名。