亚微米CMOS电路中VDD-VSSESD保护结构设计（二）

压的钳位，如上述例子中若去掉图2的结构，则I/O-VDD(VSS)的ESD性能下降许多，特别是对于面积较大、特征尺寸较小的电路，电源线、地线走线较长，则电路的不同位置电源线、地线对VDD、VSS根部有较大的电阻压降，在VDDPAD上出现ESD脉冲时，距VDDPAD较远的电源线上就有了一定的RC延迟，所以即使完全相同的ESD保护结构，由于每个I/O PAD距VDD、VSSPAD位置的不同，其ESD性能也不完全相同，离VDD、VSS近的I/O口ESD性能更好，反之较差，上述例子中优化改版后，有几个管脚如P95、P51、P54等抗ESD变的更差就与其位置离VDD、VSS最远有关，若在芯片的左下角再加一个VDD-VSS如图2的保护结构，则全芯片的抗ESD性能会得到进一步的提高。

在全芯片的ESD结构设计时，注意以下关键几点：

(1)外围VDD、VSS走线尽可能宽，减小走线上的电阻;

(2)设计一种VDD-VSS之间的电压钳位结构，且在发生ESD时能提供VDD-VSS直接低阻抗电流泄放通道，如文章所述的结构。对于面积较大的电路，最好在芯片的四周各放置一个这样的结构，若有可能，在芯片外围放置多个VDD、VSSPAD，也可以增强整体电路的抗ESD能力;

(3)外围保护结构的电源地的走线尽量与内部走线分开，外围ESD保护结构尽量做到均匀设计，避免版图设计上出现ESD薄膜环节;

(4)ESD保护结构的设计要在电路的ESD性能、芯片面积、保护结构对电路特性的影响如输入信号完整性、电路速度、输出驱动能力等进行平衡考虑设计，还需要考虑工艺的容差，使电路设计达到最优化。一个全芯片的ESD保护结构的设计见图10。

在实际设计的一些电路中，如0.8μm以上的电路中，有时没有直接的VDD-VSS电压钳位保护结构，此时，VDD-VSS之间的电压钳位及ESD电流泄放主要利用全芯片整个电路的阱与衬底的接触空间。所以在外围电路要尽可能多地增加阱与衬底的接触，且N+P+的间距一致。若有空间，则最好在VDD、VSSPAD旁边及四周增加VDD-VSS电压钳位保护结构，不仅增强了VDD-VSS模式下的抗ESD能力，也增强了I/O-I/O模式下的抗EESD能力，且自身的抗ESD能力要具有很强的健壮性，避免自身可能首先被ESD击穿损坏从而成为全芯片的最薄弱环节。

6 总结

对于深亚微米超大规模CMOS IC的ESD结构设计，常规的ESD保护结构通常不再使用了，通常大多是深亚微米工艺的Foundry生产线都有自己的外围标准的ESD结构提供，有严格标准的ESD结构设计规则等，设计厂商只需调用其结构就可以了，这可使芯片设计师把更多精力放在电路本身的功能、性能方面的设计等。

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