借助平衡和对称发挥 ADC最高性能

作者：Rob Reeder

在新的信号链和模数转换器 (ADC)前端设计中，系统设计人员需要考虑许多前端拓扑结构和设计权衡因素。

这些权衡因素包括带宽、输入驱动、阻抗和性能。拓扑结构也很重要，即选用放大器耦合输入还是变压器耦合输入，还有 ADC架构是否采用缓冲。众多论文都在探讨如何权衡利弊，做出正确的选择。

使用何种拓扑结构，以及优先考虑哪些因素来构建所需的信号链和 ADC前端，应当由系统设计规格决定。即使设计选定以后，也不要把所有的努力白白扔掉。想一想，如果信号稍微不平衡，哪些因素会因此受到限制？不错，一个主要的影响是动态范围会受限。

偶数阶失真的产生或增大通常由一个或许多信号链不平衡因素决定。理想情况下，只要整个信号链和所用的器件保持完美对称，根本不会存在偶数阶失真（二次、四次、六次谐波等）。

奇数阶失真（三次、五次、七次谐波等）表现为各器件的非线性、裕量或所施加的偏置。如果不了解这些限制源于何处，即使您的设计仍然有效，但其性能水平如何就难说了。

共模不平衡

接口之间的共模电压问题是引起偶数阶失真的一些最常见因素。即使最后一级达到完美平衡，信号链更下游的共模电压不平衡也会引起失真，最终影响到转换器。

设计是直流耦合还是交流耦合并不重要。为了让对称的差分信号进入 ADC输入端，每个接口级都需要稳定可靠的共模电压。否则，转换器的输出频谱就会超量程、欠量程或者看起来嘈杂不堪（这里假设您使用的是双极性信号和单电源）。

元件不平衡

无源元件的容差也可能成为性能杀手。放大器反馈环路的求和节点以及放大器与转换器之间的多极点抗混叠滤波器中可以看到这种现象。从下面的数学方程式就可以看出这种不匹配情况。

图 1. RG和 RF容差不严密将导致共模电压不匹配

如果 RG和 RF的元件容差不够严密，那么就可能产生共模电压不匹配（图 1）。此处的任何不匹配都会导致求和节点 VACM稍微不同，因为这些电阻会随着自身的容差、温度变化和使用时间的增加而漂移。 VACM的不同将导致 VIP和 VIN在放大器的输出端不同，从而产生二阶失真。

为解决这个问题，应确保元件容差非常低 (1%)。如果精度很重要，可以使用某些具有低 ppm漂移和严密漏电容差的专用电阻包。这是 ADI公司将匹配电阻增益网络内置于高速放大器的原因之一。

元件保持低容差至关重要；当同时设计抗混叠滤波器时，可以看到偶数阶失真的变化。在大多数通信应用中， ADC有一个窄带宽(20 - 40 MHz)的多极点级联滤波器，您可以想象构建这样一个滤波器可能需要多少元件（差分滤波器需要 10个元件）。

显然，元件越多，元件之间的容差变化和不匹配误差就越大。电感是众所周知的元凶，因此保持低容差非常重要。如果组装车间的温控技术不合适，电感还可能存在可焊性问题。即使焊接接头看起来很漂亮，平滑光亮，接触不良有时也是罪魁祸首之一。

布局不平衡

如果在布局阶段不小心，您的所有努力仍有可能化为乌有。整个信号链的布局都应保持严密和对称。如若不然，就会产生二阶失真。例如，在用于帮助改善相位不平衡问题的典型前端巴伦配置中，即使很微小的不匹配也可能导致性能明显下降。

其它情况则是滤波器走线以及信号链相邻元件间其它接口的不匹配。采用高中频频率时，布局应保持对称，但不要强迫 CAD操作员将所有都匹配到最精确的程度。

此外还应注意布局阶段做出的任何取舍。否则，只要路径不对称，无论是长度不同还是寄生效应不同，都可能导致两个差分信号在到达转换器模拟输入端时出现相位偏差。

ADC不平衡

转换器本身对不平衡的耐受能力如何？整个信号链不可能做到完美平衡，因此转换器能够容忍多大的不平衡呢？确实，不可能将一切问题都推给前端信号链元件来解决。一定会有某种程度的不平衡，无论它是源于元件容差、布局限制还是其它因素。但是，转换器遇到这些不平衡时有多大的韧性？这种韧性对于失真是否意义重大？

我们在最近的测试中发现：通过联锁两个独立的信号源，我们可以使相位偏移若干度，以便测试 ADC对不平衡信号的耐受度。首先，执行这种测试的初衷不仅是要证明转换器在整个频率范围内的表现，而且要了解 IC本身的布局能在多大程度上控制平衡。

随着频率提高，一般趋势是任何两个信号都会不可避免地发生相位不平衡。因此，我们预期这种趋势随着频率提高会变得更差。其次，随着相位不平衡变得越来越大，偶数阶失真会自动增大。如果我们在测试中同时观察这两种趋势，我们应当能看到一个斜坡状曲线（图 2）。

图 2. 随着频率升高，两个 ADC信号间的相位不平衡