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基于Nios II的CCD采集系统的设计

时间:07-22 来源:互联网 点击:

摘要:设计了一种在Nios II处理器上的CCD数据采集系统。电荷耦合器件(Charge-Coupled Device,CCD)采集到的信号经过前端的差分运放处理后再进行A/D转换,转换后的数据存储于外部SDRAM中,被读取后显示在LCD上。本文重点介绍了各器件的电路设计和驱动程序的编写。实践表明,该设计成本低,实时性较高。
关键词:Nios II;CCD;数据采集系统;AD9844A;驱动时序

引言
电荷耦合器件(Charge-Coupled Device,CCD)具有尺寸小、精度高、功耗低、寿命长、测量精度高等优点,在图像传感和非接触测量领域得到了广泛应用。大部分研制的数据采集卡将采集到的数据传入PC机,在PC机上编写程序进行数据处理,这种处理方法速度较慢,不适合对实时性要求较高的场合,且需要较大的平台。现场可编程门阵列(FPGA)由于其丰富的逻辑资源和较容易的硬件编程语言,在数据处理上得到越来越到的应用。本设计在FPGA上给出了一种基于Nios II处理器的CCD采集系统的设计,将采集到的信号经过一系列的处理后直接显示在LCD上,方便且实时性较高。

1 系统硬件设计
1.1 系统硬件结构
如图1所示,CCD采样控制器控制CCD进行采样,得到的信号经放大器AD623处理之后进入A/D采样电路,由A/D采样控制器控制,转换之后的数据存储于片上存储器中。系统所有的控制部分都由Nios II软核来完成,Nios II处理器将片上存储器中的数据逐一读取并进行处理之后显示在LCD上,Avalon总线负责各个控制器模块的数据传输。FPGA选用Altera公司的EP3C5E144C8。

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1.2 分模块的设计
1.2.1 TCD1501D模块
根据工程项目的技术要求,本系统选用日本Toshiba公司的TCD1501D作为传感器,该器件是高灵敏度、低噪声和宽动态范围的线阵CCD器件。主要参数如下:
◆光敏像元数:5 000个。
◆像元尺寸:7μm×7μm×7μm。
◆光谱响应范围:300~1000μm。
◆灵敏度:10.4~15.6 V/(Lx·s)。
◆动态范围典型值:3 000 nm。
◆饱和曝光度典型值:0.23 Lx·s。
◆驱动时钟频率最大值:12 MHz。
该器件正常工作的驱动脉冲主要有:复位时钟rs,移位脉冲f1、f2,转移脉冲sh,箝位脉冲cp和采样保持脉冲sp。该器件具有5 000个有效像元,正常工作还需要76个虚设单元信号。由于该器件是两列并行传输,所以在一个周期内至少需要2 538个f1(或f2)时钟脉冲才能完成一帧图像的转移。采用硬件描述语言(Verilog)的输入方式,设计各脉冲产生的程序,各驱动脉冲由基准时钟分频产生。其脉冲参数分别为:f1=f2=0.5 MHz,占空比为1:1,波形为方波,f1、f2在并行转移时有一个大于sh高电平的宽脉冲,脉宽为2 000 ns;复位脉冲rs=1 MHz,占空比为3:1,波形为方波;sh在转移时宽脉冲为1 000 ns;箝位脉冲cp和采样保持脉冲sp分别为rs脉冲的延迟。正确编译后,进行波形仿真,得到的仿真时序图如图2所示。

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对比芯片手册要求的时序关系(如图3所示),各时序脉冲均满足芯片手册要求。其中,φ1B、φ2B即图2中的f1、f2,φTE.0就是f1、f2在并行转移时大于sh高电平的那个宽脉冲。

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1.2.2 AD623模块
AD623集成了3路运放,可单电源或双电源工作,具有较高的CMRR和极低的电压漂移。除了一个可编程的外接电阻外,所有元件都集成在内部,提高了电路温度稳定性和可靠性。AD623的连接电路图如图4所示,将视频信号及其补偿输出分别送至AD623的反相和同相输入端,在AD623的输出端接一级射极跟随器以增强信号的驱动能力。选用该器件可消除采用普通运放和外围电阻所引起的输出信号的温度漂移。

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1.2.3 AD9844A模块
AD9844A是ADI公司的一款面向CCD的完善的低功率单通道模拟信号处理器,具有采样速率高达20 Msps的单通道输入体系结构,这种设计能采样并处理隔行扫描CCD阵列后所得的输出信号。芯片要求的时序图如图5所示,图6为仿真得到的时序图。

闂傚倸鍊搁崐鎼佸磹閹间礁纾归柟闂寸绾惧綊鏌熼梻瀵割槮缁炬儳缍婇弻鐔兼⒒鐎靛壊妲紒鎯у⒔閹虫捇鈥旈崘顏佸亾閿濆簼绨奸柟鐧哥秮閺岋綁顢橀悙鎼闂侀潧妫欑敮鎺楋綖濠靛鏅查柛娑卞墮椤ユ艾鈹戞幊閸婃鎱ㄩ悜钘夌;婵炴垟鎳為崶顒佸仺缂佸鐏濋悗顓熶繆閵堝繒鍒伴柛鐕佸亞缁鈽夊Ο蹇撶秺閺佹劙宕ㄩ璺攨缂傚倷绀侀鍕嚄閸撲焦顫曢柟鎹愵嚙绾惧吋鎱ㄥ鍡楀幋闁稿鎹囬幃婊堟嚍閵夈儮鍋撻崸妤佺叆闁哄洦姘ㄩ崝宥夋煙閸愯尙鐒告慨濠勭帛閹峰懘宕ㄦ繝鍌涙畼闂備浇宕甸崰鍡涘磿閹惰棄绠查柕蹇曞濞笺劑鏌嶈閸撴瑩顢氶敐鍡欑瘈婵﹩鍘兼禍婊呯磼閻愵剙顎滃瀛樻倐瀵煡顢楅崟顑芥嫼闂佸湱枪濞撮绮婚幘瀵哥閻犲泧鍛煂闁轰礁鐗婃穱濠囧Χ閸涱喖娅ら梺绋款儌閸撴繄鎹㈠┑鍥╃瘈闁稿本绋戝▍锝咁渻閵堝繒鍒伴柕鍫熸倐楠炲啯绂掔€e灚鏅┑鐐村灦钃遍悹鍥╁仱濮婅櫣鎷犻垾铏亶闂佽崵鍣︽俊鍥箲閵忕姭鏀介悗锝庝簽閸婄偤姊洪棃娴ゆ盯宕橀妸銉喘婵犵數濮烽弫鍛婃叏閻戣棄鏋侀柟闂寸绾捐銇勯弽顐粶闁绘帒鐏氶妵鍕箳閹存繍浠肩紒鐐劤椤兘寮婚悢鐓庣鐟滃繒鏁☉銏$厽闁规儳顕ú鎾煙椤旂瓔娈滈柡浣瑰姈閹棃鍨鹃懠顒佹櫦婵犵數濮幏鍐礃椤忓啰椹抽梻渚€鈧稓鈹掗柛鏂跨Ф閹广垹鈹戠€n亜绐涘銈嗘礀閹冲秹宕Δ鍛拻濞达絽鎲$拹锟犳煙閾忣偅灏甸柍褜鍓氬銊︽櫠濡や胶鈹嶅┑鐘叉搐缁犵懓霉閿濆牆鈧粙濡搁埡鍌滃弳闂佸搫鍟犻崑鎾绘煕鎼达紕锛嶇紒杈╁仱楠炴帒螖娴e弶瀚介梻浣呵归張顒勬偡閵娾晛绀傜€光偓閸曨剛鍘甸梺鎯ф禋閸嬪懎鐣峰畝鈧埀顒冾潐濞叉粓寮拠宸殨濞寸姴顑愰弫鍥煟閹邦収鍟忛柛鐐垫暬濮婄粯鎷呴懞銉с€婇梺闈╃秶缁犳捇鐛箛娑欐櫢闁跨噦鎷�...

AD9844A是集相关双采样、自动增益放大、12位A/D转换于一体的可编程集成芯片,可配置为CCD-Mode、AUX1-Mode等多种模式。其中AUX 1-Mode对交流耦合信号进行采样,没有相关双采样;CCD-Mode可对CCD输出进行CDS处理。CCD帧信号的箝位时序,包括PBLK、CLPOB、CLPDM。其中线性输入箝位电路(CLPDM)用来消除CCD视频信号暗像素电流偏置,要求CLPDM脉冲覆盖整个CCD的48个暗像素;预消除电路(PBLK)用于水平箝位,削弱帧水平转移时所带来的暗电流噪声,要求与sh同时有效;光学暗点箝位电路(CLPOB)用于调整A/D转换后的视频变化和剩余偏差。这3个时序有非常严格的要求,这也是相关双采样箝位电路难于实现的原因。图7是

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