基于路径延时匹配的硬件IP核知识产权保护方法

路径的延时才能匹配，达到解锁的目的，否则，电路将被锁死。对于n比特的初始值，猜出正确序列的可能性为1/(2n)，故n越大越有利于提高该保护方法的可靠性。

3 实验结果

为了验证该保护方法的有效性和可靠性，本文将引入图2所示三个电路进行验证，不同电路具有不同的输入-输出延迟周期。实验过程如下：

首先，三个电路都执行32位的浮点运算，包括浮点乘法器和浮点加法器。实验选用的FPGA器件是xc5vlx220，设计的工具包括Xilinx ISE, Modelsim 以及功耗分析器^[9]。选用FPGA中的LUT来实现移位寄存器，原因在于，电路的保护应尽量节约成本，且保护电路的加入应不影响原始电路的速度，相比于其他移位寄存器电路实现方式来说，用LUT实现移位寄存器能有效地节省资源，且增加的额外功耗较小。在Xinlix FPGA内部，有两种类型的LUT，分别为4-input LUT和6-input LUT，可以分别用来作为16位和32位的移位寄存器。还可以对LUT级联来实现更多位移位寄存器。

(1)设置浮点乘法器的延迟为5，浮点加法器的延迟为10，则上面三个电路的输入-输出延迟分别为15, 25和35。 此时未添加保护电路，对设计进行综合、布局布线，并记录其面积、频率以及功耗等设计性能参数。

(2)为三个电路添加保护电路，并在综合和布局布线后利用Modelsim进行时序仿真，记录设计的面积、运行速度和功耗。

图3为图2中电路(a)Design1的仿真结果，密钥为16’b1010010001000001，out1输出正好为密钥值，说明密钥输入正确，从图中可以看出RDY有效以后功能电路的输出结果out2传递到电路的输出端口out。说明电路成功被解锁。

但若在移位寄存器SRL初始化时输入16’b10101xxxxxxxxxxx，其仿真结果如图4所示，状态机检测到第五位密码输入错误，输出fsm_out为0，并终止移位寄存器的移位操作。最终导致功能电路的输出结果不会传递out端口，从而达到了保护目的。

接下来讨论加入保护电路对功能电路带来的影响，表格1中 Design1_p，Design2_p，Design3_p依次对应于图2中的三个电路加保护电路后所得到的设计，表中对比了加入保护电路后的设计，相比于未加保护电路时在资源消耗、电路的运行速度以及功耗方面的差异。由数据可知，由保护电路引起的额外资源消耗和功耗很少，且随着功能电路路径延时的增大，由保护电路引起的额外资源消耗所占的比例更小。实验结果还表明电路的运行速度在有些情况下有所加快，是由于保护电路的加入，使得原本分散的LUT有向Slice中聚集的趋势，从而提高了电路的运行速度。

表中的最后列为1/latency(latency为功能电路的路径延时)的值，其值的大小表示盗用者猜中密钥的概率，该值越小，说明密钥的安全性越高，再次证明了功能电路的延迟越大越适合采用该保护方法。但是在实际的功能电路设计时，并非延迟越大越好，还应当考虑路径延迟对功能电路面积、速度以及功耗等因素的影响，所以应该在一定范围内选择适当的延迟来完成功能电路的设计。

4 总结

本文提出了一种基于路径延时匹配的IP固核的保护方法，即设计旁路保护电路，通过输入密钥以及密钥检测机制来达到与被保护电路的数据路径相匹配，实现硬件电路的保护，只有消费者取得合法授权时，功能电路才能正常工作。该保护方法需要的额外开支少，不影响电路的速度，而且可靠性高。与现有的IP保护方法能很好地融合在一起，共同为集成电路产业的发展做贡献。

参考文献：
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　　[9] http://www.xilinx.com, “Xilinx power estimator user guide,” accessed 2009.