正确理解和比较高速 ADC 的产品说明书

耗，但是用户必须注意一些测量条件，例如输入频率，每个引脚的输出负载以及输出电压，这些都会显著的影响测量值。

此外，还必须特别注意 ADC 可能有的特有模式。并不只是 TI 的产品说明书存在这种情况，一些厂商的转换器在模式 A 下进行功耗测量并在产品说明书中列出，但是其他动态规范却在模式 B 下给出。再例如，对于那些可承受较宽数字电源电压的转换器而言，产品说明书在最高 DVDD 电压下给出时序规范，但却在最低 DVDD 电压下给出功耗值。

最后，还必须注意转换器对功率的贡献。一些转换器可能以丢失内部信息为代价来节省功率损耗，例如接受差动时钟(为了实现更低的噪声/抖动)所需要的参考电压或时钟放大器、诸如 PECL 或 LVDS 的小摆幅时钟电平，或者截平滤波时钟(正弦曲线)。这个问题将在下文进一步阐述。

时钟信号

为了获得最佳的 ADC 性能4，时钟信号是最令人担心的问题。虽然所有的 ADC 都有一个时钟输入端，但其中一些要比另一些更容易使用。最关键的问题是时钟抖动、占空比以及必须的时钟电平，当用高输入频率进行采样时，能够大体上获得较好的性能参数。

为了实现低抖动，用户通常使用带通滤波器过滤时钟信号来达到该目的。这还将产生 50% 的占空比，接近于许多 ADC 的最佳条件。不过，由于该滤波器的插入损耗时钟信号振幅将受到影响，且时钟信号将变成正弦曲线而不是方波。为了接收高质量的时钟信号，TI 和其他一些厂商在 ADC 的输入端添加了时钟放大器。它的作用是将正弦曲线修正成方波并为内部电路的时钟循环提供所需的增益。此外，时钟放大器还提供了差动接口，能够减小时钟信号线路中噪声耦合的影响，从而减小抖动。当然，这是以增加 ADC 的功耗为代价的。

然而，一些 ADC 可能还需要 CMOS 电平的方波时钟信号。这类 ADC 的输入必须是单端口的，而且能够抑制外部噪声源与时钟路径耦合。大部分此类 ADC 是为了对低输入频率(50 MHz 以下)进行采样并且能够获得很好的性能。医学超声波就是此类 ADC 的一种典型应用。不过，用户在更高的输入频率(例如通讯应用中)下为了获得高信噪比(大于 60s)，就需要提供外部元件来使时钟信号变成方波，并有效地增大功率与电路板面积。即使有了这些外部元件，用户仍然必须考虑单端接口，而且最终的设计很可能不能获得 ADC 采用内部时钟放大器时所能达到的最优性能。

为了提供一致的产品说明书，TI 在相同时钟条件下的产品说明书中使用了相同的图表与性能参数。对于具有差动输入时钟信号的器件而言，通常采用正弦曲线，虽然它并不是 ADC 的最佳条件(由于时钟边缘压摆率的限制)。为了涵盖转换器所有可能的应用情况，TI 开始在产品说明书中引入了 3D 等高线图表(请参见图 1)，这就允许用户可以得到在给定输入与采样频率下的典型性能。我们知道，输入时钟信号的所有条件在试验时都是保持不变的，除非改变采样频率。这意味着如果使用正弦波时钟信号，减小采样频率将会使时钟边缘变慢，从而加剧实际的抖动。这是每个 ADC 普遍存在的现象，4但是 TI 设计的 ADC 能够尽可能地将抖动最小化。虽然这是最坏的情况，而且减小抖动的技术有很多种，但是在实验中改变时钟条件是不公平的;同样的，如果保持时钟条件不变，那么信噪比 SNR 将随着抖动的增加而降低。用户必须要知道，如果没有时钟放大器，性能的降低可能更多。此外，用户还必须要清楚如果能够提供一个抖动很小的方波时钟信号，那么 ADC 的性能就会有很大的提高。

　　图 1 SNR 与输入和采样频率5的曲线关系

输出时序

为了捕捉传输到 FPGA、ASIC、DDC 或其他跟随 ADC 的逻辑器件的输出数据，用户必须要知道输出数据的窗口是稳定的。不过，重点是大多数厂商均致力于提供一致且完善的产品说明书限制。这是因为用于生产的最终测试结果受一些因素的影响，例如自动测试设备的精度、不能直接访问输出端(数据正在缓冲中)、很难像产品说明书一样设置相同的条件(例如数字负载)等等。为了克服这些局限性，TI 通过设计与特征化(即用统计方法来设置这些参数)，当生产中不对设备进行测试时，这能促使我们设置更宽的防护频带。而如果将相同的限制条件