时钟发生器性能对数据转换器的影响

摘要

数据转换器是通信系统中的重要元件，构成模拟传输媒介(如光纤、微波、射频和FPGA及DSP等数字处理模块)之间的桥梁。系统设计师通常侧重于为应用选择最合适的数据转换器，在向数据转换器提供输入的时钟发生器件的选择上往往少有考虑。目前市场上有性能属性大相径庭的众多时钟发生器。然而，如果不慎重考虑时钟发生器、相位噪声和抖动性能，数据转换器、动态范围和线性度性能可能受到严重的影响。本文将详细讨论时钟发生器、相位噪声和抖动对数据转换器(ADC和DAC)的动态范围和线性度的影响。文中将就时钟抖动对转换器SNR的影响进行理论分析，同时介绍运用ADI高性能时钟发生器得到的仿真结果。

ADI开发了一个独特的高性能时钟分配和时钟发生产品系统，使系统设计师可以实现数据转换器的最佳性能。HMC1032LP6GE和HMC1034LP6GE为SMT封装时钟发生器，是多种高性能蜂窝/4G基础设施、光纤和网络应用的理想选择，在同类产品中具有最佳的抖动性能和行业领先的相位噪底。HMC987LP5E 1:9扇出缓冲器是关键应用中充当时钟驱动器的最佳选择，噪底超低，仅−166 dBc/Hz。这些器件的主要技术规格如表1和表2所示。

系统考虑因素

采用MIMO(多输入多输出)架构的典型LTE(长期演进)基站如图1所示。该架构由多个发射器、接收器和DPD(数字预失真)反馈路径构成。各种发射器/接收器组件(如数据转换器(ADC/DAC))和本振(LO)要求采用低抖动参考时钟以提高性能。其他基带组件也要求各种频率的时钟源。

表1.时钟发生器——典型性能

表2.时钟分配产品——典型性能

2 时钟发生器性能对数据转换器的影响

图1.面向采用MIMO架构的典型LTE基站的时钟时序解决方案。

用于实现基站间同步的时钟源一般来自GPS(全球定位系统)或CPRI(通用公共射频接口)链路。这种源一般拥有优秀的长期频率稳定性;但它要求把频率转换成所需的局部参考频率，以实现良好的短期稳定性或抖动。高性能时钟发生器(如HMC1032LP6GE)可执行频率转换操作并提供低抖动时钟信号，在此基础上，这些信号可能会分配给各种基站组件。选择最佳时钟发生器至关重要，因为欠佳参考时钟会增高LO相位噪声，结果会提高发射/接收EVM(误差矢量幅度)和系统SNR(信噪比)。高时钟抖动和噪底也会影响数据转换器，因为它会降低系统SNR并导致数据转换器杂散辐射，从而进一步降低数据转换器的SFDR(无杂散动态范围)。结果，低性能时钟源最终会降低系统容量和吞吐量。

时钟发生器技术规格

尽管关于时钟抖动的定义多种多样，但在数据转换器应用中，最合适的定义是相位抖动，其单位为时域ps rms或fs rms。相位抖动(PJBW)是通过时钟信号相位噪声在载波特定失调范围内的积分推导出来的抖动，计算公式如下：

fCLK为工作频率;fMIN/fMAX表示目标带宽，S(fCLK)表示SSB相位噪声。积分带宽的上限和下限(fMIN/fMAX)因具体应用而异，取决于设计敏感的相关频谱成分。设计师的目标是选择所需带宽中的积分噪声最低或者相位抖动最低的时钟发生器。传统上，时钟发生器的特性是在12 kHz至20 MHz积分条件下测得的，这也是光学通信接口(如SONET)的指定要求。虽然这可能适用于一些数据转换器应用，但要捕获高速数据转换器采样时钟的相关噪声曲线，通常需要更宽的积分频谱，具体是指20 MHz以上。在测量相位噪声时，噪声远远偏离载波频率。例如，数据转换器采样实际使用的时钟频率一般称为远远偏离载波相位噪声。该噪声的限值通常称为相位噪底，如图2所示。该图所示为ADI HMC1032LP6GE时钟发生器的实际测量图。相位噪底在数据转换器应用中显得格外重要，其原因在于转换器SNR对其时钟输入端的宽带噪声极其敏感。当设计师评估时钟发生器选项时，必须把相位噪底性能作为一项关键基准指标。

图2.HMC1032LP6GE的相位噪声和抖动性能。

在图2中，工作频率为~160 MHz时，积分相位抖动为~112 fs rms，积分带宽为12 kHz至20 MHz，相位噪底为~–168 dBc/Hz。这里值得注意的是，在为数据转换器选择最合适的时钟发生器时，设计师不仅要参考频域的相位噪声测量值，同时也要参考时域的时钟信号质量测量值，比如占空比、上升/下降时间。

数据转换器的性能

为了描述时钟噪声对数据转换器性能的影响，不妨将转换器视为一个数字混频器，二者仅存在一个细微差异。在混频器中，LO的相位噪声将添加到被混频的信号中。在数据转换器中，时钟的相位噪声将叠加到转换输出中，但受信号与时钟频率之比的抑制。时钟抖动会导致采样时间错误，表现为SNR下降。

时间抖动(T抖动)即是采样时间中的rm