基于CPLD的时间控制器设计

3 系统部分功能仿真

各部分模块完成后生成图形符号，在MAX+PLUSⅡ中采用图形法把各部分连接起来，如图1所示，对系统部分模块进行功能仿真，图5为系统时间设置仿真图。



在fun功能转换键上升沿来之后，系统时间调整指示灯ledtime变为高平，系统当前处在数字时钟校正状态，set_min是分钟设置端，sel[1..O]是片选信号，led[6..0]为数码管的输入信号，从图中可知符合功能要求。由于篇幅限制，略去其余模块的仿真图。

本系统采用的CPLD芯片为Altera公司的EPF10KLC84-3芯片，用VHDL和MAX+PLUSⅡ10.0软件工具开发。设计输入完成后，进行整体的编译和逻辑仿真，然后进行转换、延时仿真生成配置文件，最后下载至CPLD器件，完成结构功能配置，实现其硬件功能。

4 结束语

该系统运用先进的EDA软件和VHDL，采用模块法白顶向下的设计原则，并借助于CPLD实现时间控制器的设计，充分体现了现代数字电路设计系统芯片化，芯片设计化设计的思想突破了传统电子系统的设计模式，使系统开发速度快、成本低、系统性能大幅度提高。