芯片I/O缓冲及ESD电路设计

ESD保护  

通常，穿尼龙制品的人体静电可能达到21,000V的高压，750V左右的放电可以产生可见火花，而仅10V左右的电压就可能毁坏没有静电保护的芯片。在正常工作情况下，静电放电保护电路设计，除对静电放电保护外，还有栅氧化层(Gate Oxide)的可靠性，避免额外漏电等问题；有省电模式的芯片，静电放电电路还须考虑在省电模式时，避免额外漏电流对内部芯片产生误操作。在静电放电发生时，保护电路必须保护内部电路不受放电电流伤害。此外，还需要考虑静电放电保护电路的低持有电压(Holding Voltage)特性可能带来的闩锁效应(Latch-up)或类似闭锁效应(Latch-up-Like)。这也使得高性能的静电放电电路设计变得复杂，如果要详细讨论这些问题需要单独的论述。  

静电放电保护标准有常用的工业标准（+/-2000V），IEC61000-4-2标准（+/-15000V,+/-8000V）等，可以根据芯片工作环境做相应的保护设计。  

图5-1给出了人体静电放电模型及静电放电保护电路工作时电流回路示意图。高压将钳位二极管导通，电流经VDD，静电放电钳制电路等泄入地端，避免内部电路受损。  

  
图5-1芯片的ESD保护电路模型  

一种常见的ESD钳制电路如图5-2所示。芯片正常工作时，A点电位为高，B点为低，Mn1不导通。当瞬间的静电高压冲击到来时，图5-1中的二极管导通，VDD为静电高压，RC电路对高压有延迟，故A点电压较VDD上升慢，而使反相器PMOS管导通，B点电压上升，使大尺寸的Mn1管导通，静电电流被泄载掉。需要注意，人体静电放电上升时间为10ns量级，芯片启动为ms量级，ESD钳制电路的RC时间常数应在两者之间，通常可以取0.1μs到1μs量级。另外，高压对电路冲击的效应是较难模拟的，ESD电路的版图设计需要特别小心。  

  
图5-2RC电路结构的ESD钳制电路  

ESD保护设计随着CMOS工艺的演进而越来越困难，迄今已有六百多件ESD相关的美国专利。而且，ESD更应当从芯片全局考虑，而不只是Input PAD，Output PAD，或Power PAD的问题。各个PAD都有很好的ESD防护能力，并不说明整个芯片的ESD防护能力就一定好。采用整片(whole-chip)防护结构是一个好的选择，也能节省I/O PAD上ESD元件的面积。整片ESD防护结构同样是各大IC设计公司专利竞争的焦点，所以，IC设计公司应该特别注意这些技术的发展。