数字射频存储器用GaAs超高速3bit相位体制ADC的设计与实现

1、引言

数字射频存储器（DRFM）具有对射频和微波信号的存储及再现能力，已发展成为现代电子战系统和仪器测试系统的重要组成部分。作为DRFM 的核心部分，超高速ADC，DAC 的性能直接决定了它处理模拟信号的能力。但是，由于半导体工艺及器件性能的限制，高采样率、高分辨率的ADC 及DAC 难以实现。由于相位数字化比传统的幅度数字化有多种优点，且采用相位量化可降低对上述电路的要求，所以含相位体制ADC 及DAC 的DRFM 系统得到广泛应用[1～4 ]。本文利用GaAs MESFET 全离子注入非自对准常规工艺设计了用于3bit 相位体制DRFM 系统的单片超高速相位体制ADC。测试结果表明，电路可在2GHz 时钟速率下完成采样、量化，达到1.2Gbp s 的输出码流速率，其瞬时带宽可达150MHz，具备±0.22LSB 的相位精度。

2、电路设计

3bit 相位体制ADC 的量化对象是输入信号的相位量，基本功能是将输入的两路正交模拟信号转换为四路含相位信息的数字信号。输出信号是占空比为1：1、频率与输入正交信号同频率的方波信号，但每相邻两路之间的相位差为45°[3 ]。3bit 相位体制ADC 的输入输出时序关系及真值表分别如图1、表1 所示。所以，3bit 相位体制ADC 的输出信号每周期含8 个相位态，电路的转换速率为输入模拟信号频率的8 倍。

表1、输出真值表

图1、输入输出时序图

根据3bit 相位体制ADC 的工作原理，设计电路框图如图2 所示。

图2、3bit 相位体制ADC 电路框图

3bit 相位体制ADC 主要由五部分电路组成：（1）输入缓冲级。本级电路将输入的单端模拟正交信号变换为ADC 内部所需的互补信号，并具有一定的放大作用。此外，该级电路还包括将外部的单端时钟信号变换为内部其他各级电路所需的互补时钟信号。（2）预放大级。本级电路根据3bit 相位量化的原理对模拟正交信号及其互补信号按照一定规则两两组合，进行差分放大。（3）比较级。本级电路在时钟作用下，利用正反馈原理对比较器输入端的模拟信号进行取样、量化。（4）触发锁存级。本级电路在时钟的精确控制下，对前级比较级输出的量化数字值进行触发锁存。（5）输出缓冲级。目的是为了在高速数字传输时能足以驱动ADC 后级的50Ω 负载。电路设计时，已将输入、输出端口设计为片内50Ω 匹配，便于高速测试及应用。

上述各级电路中，最为关键的部分是比较级电路。通过它将模拟信号采样、量化为数字信号，本级输出数字信号的质量将影响后级触发锁存级能否可靠工作。所以，它的性能直接决定了整个ADC 电路的工作速度。为了获得高增益及良好的输入动态范围，采用栓锁再生比较器，利用其正反馈的工作原理达到高的采样、量化速度，且对小的输入信号仍然能够正确工作，为后级的触发锁存级提供足够的量化数字电平[5 ]。栓锁再生比较器的电原理图如图3（a）所示。图3（b）为其在20mVpp 输入信号、500MHz 时钟作用下的仿真工作特性。

图3、（a）栓锁再生比较器；（b）比较器仿真结果

由图3 可知，该比较器在时钟的高电平作用下对外部输入信号进行取样，直至时钟的高电平结束。这一过程中，比较器负载电阻端的电平及比较器的输出端电平均跟随外部输入信号而变。到达时钟的下降沿时，比较器利用正反馈作用立刻将时钟高电平最后时刻取样的外部信号进行量化，使比较器的输出端强置于稳态的高、低电平。因此，比较器的负载电阻、输入取样对管的栅宽及正反馈量化对管的栅宽都需要仔细设计，以达到高增益、高输出量化摆幅。比较器的后级采用下降沿D 型触发器，利用与比较器相同的时钟信号进行触发锁存。为了对比较器的量化输出稳态值进行可靠触发锁存，需要精细设计整个ADC 电路的时钟分布。最终版图布局时恰当安排各级版图位置，使到达触发锁存级的时钟信号稍稍滞后于比较器级（如δ），即可用同一时钟可靠同步整个ADC 电路。最终电路的具体时序安排如图4 所示。

图4、ADC 各级电路时钟时序分布

由于相位体制ADC 的量化对象是信号的相位量，因此芯片版图设计时将片内互补时钟单元置于整个电路版图的中心，保证电路内部同一级4 个通道的时钟信号边沿相差不大。此外，还要尽量保证各通道内部信号所走路径长度一致。

由于本电路最终将采用全离子注入非自对准常规工艺，而ADC 又对器件的离散非常敏感，所以结合实际工艺情况，利用蒙特卡罗分析，计算了ADC电路对器件阈值电压离散的敏感度，进而分析电路的成品率。通过不断改进各级电路中器件的栅宽比例使得最终ADC 电路在现有工艺水平下能够达到80 %以上的成品率，至此电路设计完毕。

3、工艺实现

电路