为DDR-SDRAM度身定造高效功率管理芯片
时间：08-30
来源：互联网
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DDR-SDRAM，即双数据速率同步DRAM，简称DDR。DDR因其更为卓越的性能 (起初的数据速率为266MBps，后来提升至400MBps，而一般SDRAM只有133MBps)、更低的功耗以及更具竞争力的价格，已经在桌面和便携式应用中颇为流行。最近推出的第二代DDR或称DDR2 (JESD79-2A)，数据速率从400MBps提升到了667MBps。因此与之前的SDRAM技术相比，DDR存储器需要更加复杂和新颖的功率管理结构。
DDR功率管理结构
图1所示为第一代DDR存储器的基本功率管理结构。在DDR存储器中，输出缓冲器是推挽式结构，而输入接收器处于差分结构。这就需要参考偏置中点电压VREF以及能够供应和吸收电流的电压终端匹配。后一个特点 (供应和吸收电流) 是DDR VTT终端匹配与PC主板上其他终端匹配的不同之处。值得注意的是，前端系统总线 (FSB) 的终端匹配将CPU连接至存储器信道中心 (MCH)，由于只是正极信号的终端匹配，该终端只需要电流吸收功能。因此，这种终端匹配不适用于DDR VTT终结结构，需要新型的功率管理设计。
图1 DDR功率管理结构示意图较差情况下的电流消耗
第一代DDR存储器的逻辑门供电电压是2.5V。在芯片组的输出缓冲器和存储器模块上相应的输入接收器之间，通常有一条走线或小分支，需要利用图1所示的电阻RT和RS进行适当的终端匹配。将包括输出缓冲器在内的所有阻抗都计算在内的话，每个终结的走线可以吸收或供应电流 16.2mA。如果系统接收器和发射器之间的走线比较长，可能两端都需要终端匹配，这样便需要双倍的电流。
DDR逻辑所需的2.5V VDDQ有 200mV的容差。为了维持噪声性能，DDR终结电压VTT必须能够跟踪VDDQ。VTT必须等于VDDQ / 2或约为1.25V，精度要求为 3%。最后，参考电压VREF必须在VTT 和 VTT+40mV的范围。电压能够跟踪，加上VTT必须同时具有电流供应和吸收能力，对DDR存储器功率管理来说是个独特的挑战。
-VTT 终端匹配
假设128MB存储器系统的结构如下：
128位宽总线；
8个数据闸门；
8个掩码位；
8个Vcc位；
40个地址线 (2组20个地址线)。
共192线， 每条线路消耗的电流为16.2mA，最大电流消耗为：192 16.2mA = 3.11A（峰值）-VDDQ供VTT吸收电流时，VDDQ提供电流。VDDQ电流是单极的，最大值等于VTT的最大电流，即3.11A。
平均功耗
一个128MB存储器系统一般由8x128Mb器件组成，其平均功耗为990mW，不包括VTT终结功率。来自VDDQ的平均电流IDDQ。同样，终结电阻所消耗的功率PTT为660mW 。最后，因为VREF供电电压的阻抗很低，可以得到很好的抗噪性能 (＜5mA)，因此VREF的电流IREF值可以足够大。
128MB DDR存储器功率管理系统设计的主要静态参数总结如下：
VDDQ = 2.5V, IDDQ =0.396A 平均值, 3.11A 峰值 (供应)
VTT = VDDQ /2=1.25V, ITT = 0.528A 平均值, 3.11A 峰值 (供应和吸收)
VREF = VDDQ /2=1.25V, IREF = 5mA。
当然，如果利用VDDQ为终端匹配之外的其他负载供电，其容量必须相应提高。
瞬态工作模式
DDR存储器的指导文档JEDEC JESD79和JESD 8-9规定VTT电压必须等于VDDQ电压的一半，容差为 3%。该容差应包括由线转换所引起的总线负载瞬态值。然而，这没有提及两个评估供电电压VTT的电容要求所需的规格：JEDEC规范没有说明VTT跟随VDDQ需要多大的带宽，也没有规定VTT的最大负载瞬态值。
实际上，该规范的目的是实现最大的抗噪性能。因此，尽管没有硬性规定VTT在任何时候都必须等于VDDQ的一半，但是所用的带宽越大，系统就越稳定。出于这个原因，有必要采用宽带开关转换器来生成VTT。
对于VTT负载瞬态值，电流可以从 +3.11A下降到 -3.11A，从供应电流转向吸收电流。这种以40mV为门限的6.22A电流下降需要ESR仅7m 的输出电容。然而，有两个设计考虑缓和了这一要求。第一是实际DDR存储器所吸收的电流并没有到达3.11A，测量结果表明典型电流在0.5～1A的范围内。第二，吸收和供应电流之间的转换很快，甚至连转换器都觉察不到。从正向最大电流转向反向最大电流要求总线所有的1状态转换到0状态，然后保持在那一状态，时间至少等于转换器带宽的反相时间。由于这个时间在10微秒数量级，加上总线运行速率为100MHz，因此要在全部0状态保持1000个周期！事实上，VTT的输出电容只需要达到40m 。
待机工作模式
DDR存储器可支持待机工作模式。在这种模式下，存储器仍保留其内容，但不能被主动寻址。例如，在笔记本电脑待机时，存储器芯片不与外界通信，因此可关闭VTT总线电源以节省电能。当然，
DDR功率管理结构
图1所示为第一代DDR存储器的基本功率管理结构。在DDR存储器中，输出缓冲器是推挽式结构，而输入接收器处于差分结构。这就需要参考偏置中点电压VREF以及能够供应和吸收电流的电压终端匹配。后一个特点 (供应和吸收电流) 是DDR VTT终端匹配与PC主板上其他终端匹配的不同之处。值得注意的是，前端系统总线 (FSB) 的终端匹配将CPU连接至存储器信道中心 (MCH)，由于只是正极信号的终端匹配，该终端只需要电流吸收功能。因此，这种终端匹配不适用于DDR VTT终结结构，需要新型的功率管理设计。
图1 DDR功率管理结构示意图较差情况下的电流消耗
第一代DDR存储器的逻辑门供电电压是2.5V。在芯片组的输出缓冲器和存储器模块上相应的输入接收器之间，通常有一条走线或小分支，需要利用图1所示的电阻RT和RS进行适当的终端匹配。将包括输出缓冲器在内的所有阻抗都计算在内的话，每个终结的走线可以吸收或供应电流 16.2mA。如果系统接收器和发射器之间的走线比较长，可能两端都需要终端匹配，这样便需要双倍的电流。
DDR逻辑所需的2.5V VDDQ有 200mV的容差。为了维持噪声性能，DDR终结电压VTT必须能够跟踪VDDQ。VTT必须等于VDDQ / 2或约为1.25V，精度要求为 3%。最后，参考电压VREF必须在VTT 和 VTT+40mV的范围。电压能够跟踪，加上VTT必须同时具有电流供应和吸收能力，对DDR存储器功率管理来说是个独特的挑战。
-VTT 终端匹配
假设128MB存储器系统的结构如下：
128位宽总线；
8个数据闸门；
8个掩码位；
8个Vcc位；
40个地址线 (2组20个地址线)。
共192线， 每条线路消耗的电流为16.2mA，最大电流消耗为：192 16.2mA = 3.11A（峰值）-VDDQ供VTT吸收电流时，VDDQ提供电流。VDDQ电流是单极的，最大值等于VTT的最大电流，即3.11A。
平均功耗
一个128MB存储器系统一般由8x128Mb器件组成，其平均功耗为990mW，不包括VTT终结功率。来自VDDQ的平均电流IDDQ。同样，终结电阻所消耗的功率PTT为660mW 。最后，因为VREF供电电压的阻抗很低，可以得到很好的抗噪性能 (＜5mA)，因此VREF的电流IREF值可以足够大。
128MB DDR存储器功率管理系统设计的主要静态参数总结如下：
VDDQ = 2.5V, IDDQ =0.396A 平均值, 3.11A 峰值 (供应)
VTT = VDDQ /2=1.25V, ITT = 0.528A 平均值, 3.11A 峰值 (供应和吸收)
VREF = VDDQ /2=1.25V, IREF = 5mA。
当然，如果利用VDDQ为终端匹配之外的其他负载供电，其容量必须相应提高。
瞬态工作模式
DDR存储器的指导文档JEDEC JESD79和JESD 8-9规定VTT电压必须等于VDDQ电压的一半，容差为 3%。该容差应包括由线转换所引起的总线负载瞬态值。然而，这没有提及两个评估供电电压VTT的电容要求所需的规格：JEDEC规范没有说明VTT跟随VDDQ需要多大的带宽，也没有规定VTT的最大负载瞬态值。
实际上，该规范的目的是实现最大的抗噪性能。因此，尽管没有硬性规定VTT在任何时候都必须等于VDDQ的一半，但是所用的带宽越大，系统就越稳定。出于这个原因，有必要采用宽带开关转换器来生成VTT。
对于VTT负载瞬态值，电流可以从 +3.11A下降到 -3.11A，从供应电流转向吸收电流。这种以40mV为门限的6.22A电流下降需要ESR仅7m 的输出电容。然而，有两个设计考虑缓和了这一要求。第一是实际DDR存储器所吸收的电流并没有到达3.11A，测量结果表明典型电流在0.5～1A的范围内。第二，吸收和供应电流之间的转换很快，甚至连转换器都觉察不到。从正向最大电流转向反向最大电流要求总线所有的1状态转换到0状态，然后保持在那一状态，时间至少等于转换器带宽的反相时间。由于这个时间在10微秒数量级，加上总线运行速率为100MHz，因此要在全部0状态保持1000个周期！事实上，VTT的输出电容只需要达到40m 。
待机工作模式
DDR存储器可支持待机工作模式。在这种模式下，存储器仍保留其内容，但不能被主动寻址。例如，在笔记本电脑待机时，存储器芯片不与外界通信，因此可关闭VTT总线电源以节省电能。当然，
电压 电流 总线 电阻 电容 飞兆 半导体 电路 相关文章：
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