32位嵌入式CPU中系统控制协处理器的设计与实现

电路层次  

电路层次控制通路与数据通路的集成可以借助Composer顺利完成。  

对于延时信息的获取，数据通路或控制通路内部的路径分别采用Hspice仿真及综合来获得，分析内部是否存在关键路径。  

涉及数据通路与控制通路之间的关键路径，可以由全定制部分提交数据通路部分接口的输入/输出时延信息，即该路径在其内部需要的时间。以这些信息作为外部约束，再对相关模块进行综合(按模块综合)，结果文件中将得到集成后的关键路径。  

版图层次  

要保证版图与电路的一致性，需要做LVS验证。即将控制通路的门级网表导入Composer，与数据通路的全定制电路合成总电路，并由此提取电路级的Spice网表进行LVS验证。LVS采用的工具为Mentor Graphics 的Calibre工具。   
  
结语  

本文主要研究了基于MIPS 4Kc体系结构的系统控制协处理器的设计和实现，包括精确异常处理的实现方式和全定制的物理设计。在对精确异常处理机制的过程中通过增加写使能判别逻辑达到了缩减关键路径时延的目的，降低了控制逻辑的复杂性，同时增加了全芯片的可靠性。本文的设计通过了逻辑、电路验证，应用于32位CPU的设计中，并采用中芯国际的1P6M 0.18mm工艺成功流片。