闪速存储器的研究与进展

5深亚微米闪速存储器技术
　　
现在的闪速存储器已发展到64Mb～128Mb。当工艺水平进一步发展时，商用闪速存储器将发展到1/4微米时代，在这一时代，将面临三个主要问题。
　　
(1)存储单元的进一步缩小将导致周边电路设计规则的严重问题。采用快速存取的方法，在不增加灵敏度放大器面积的前提下，保持了较高的单元密度，所以被认为是解决这一问题的较好方案。
　　
(2)在深亚微米闪速存储器中，电源电压已降到2.5V，器件的功耗进一步降低，其可靠性随之提高。所以需要有一个精确的电压产生器对存储单元提供所需要的阈值电压及较小的偏差。
　　
(3)由于容量将达到256Mb，大容量存储单元将导致介质膜特性的偏移，所以必须采用高可靠性的电路设计技术。

5.1　压缩的快速灵敏度放大器
　　
采用自对准工艺，闪速存储器的存储单元尺寸已从4F×2F缩小到3F×2F(F为器件的特征尺寸)，但是较小的单元面积将引起周边电路设计规则的严重问题。通常数据锁存器和带位线差分对的灵敏度放大器合并在一起。如果将灵敏度放大器和锁存器分开，并用四个晶体管将带单边位线的灵敏度放大器有选择地连到四条位线，灵敏度放大器位于存储单元阵列的两侧，位线有选择地连接到放大器中，这就放松了版图的间距。锁存电路可以对每一根位线工作，采用短沟道MOS管可减少锁存器的面积。图8给出了0.25um工艺版图间距的比较。当带位线对的灵敏度放大器位于被分割单元阵列的中部(通常设计)时，模拟放大器(3.7～4.25F)和数字锁存电路(3.2F)中都不能将晶体管尺寸缩小到3F。当采用灵敏度放大器和锁存器分开的方案时，灵敏度放大器(2.5～3F)和锁存电路(2～3F)都可采用小间距。

5.2　内部参考电压电路
　　
应用于CMOSLSI的参考电压产生电路主要有E/D差分对、带隙产生器和三阱双极晶体管的动态带隙产生器三种。表6给出了它们的对比。

表6　CMOSLSI用参考电压产生器对比
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　               三阱、动态带隙产生器      带隙产生器       E/D差分对
   工　艺               三阱                BiCMOS             DMOS
   VCC依赖性            ±1％                ±1％             ±1％
   温度依赖性          ±0.4％              ±0.4％            ±1％
   工艺依赖性           ±1％                ±1％             ±5％
   电源电压/V           ＜2.5                ＞3.3            ＜2.5
   电流耗散/uA            5                    5                5
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带隙产生器的性能优于基于E/DMOS管阈值之差的电压电路，它的温漂只有±0.4％，然而它需要较大的电源电压(＞3.3V)，而且偏置电流大、工艺复杂(BiCMOS)。负栅偏置的闪速存储器需要三阱结构容易实现fT达200～500MHz，hFE为50～100的双极晶体管，这对于参考电压产生器来说是足够的。采用三阱双极晶体管的动态带隙产生器的主要特点是它在升高的电压下工作，所以可在较低的电源电压下得到较精确的参考电压。采用动态操作还减少了偏置电流和芯片面积。
　　
目前采用0.25um、三层多晶硅、一层硅化物、三层金属工艺的128Mb闪速存储器已经报道，工作电压为2.5V，存储单元尺寸仅为0.4um2，典型字组(512个字节)的擦除时间为1ms，字组编程时间为1ms，芯片面积为105mm2。