DMR终端锁相调频接收机的设计

欧洲电信标准协会(ETSI) 于2004年提出新型数字集群通信系统DMR(Digital Mobile Radio)，DMR系统与TETRA和iDEN系统相比具有易于实现、成本低廉等优势，已经开始受到国内外各大集群设备生产厂商的高度重视。

因此，文中提出一种专门针对DMR系统的接收机设计，对射频信号采用两次下变频，先后得到45.05 MHz和455 kHz的两个中频信号，最后再由鉴频芯片TA31 136解调得到语音信号。本方案具有成本低，性能良好，接收分辨率高，覆盖范围广等优点，已成功应用在我们开发的DMR数字终端设备上。

1、本接收机的总体设计方案

其中两个BPF均为分立元件搭建、陶瓷滤波器。MCF采用成品元件、IF AMP为三极管搭建，在此不进行详述。下面主要对各重要模块设计进行详细说明。

图1 总体方案

(1)低噪放LNA的电路设计。

本接收机用于实际批量产品，处于降低成本的考虑，低噪放LNA采用MOS管3SK318及外围电路来实现，其电路图，如图2所示。

图2 低噪放原理图

通过调节3SK318的偏执电路，当供电电压为5 V时，上图中有V₁=4.91 V，V₂=4.81 V，V₃=0.99 V，V₄=2.0 V，此时LNA的放大增益为20 dB。

(2)接收机本振锁相环电路设计。

本接收机的本振由MAX2620和MB15E03L所组成的锁相环频率合成器来提供。Maxim公司的MAX2620是一种使用非常方便的振荡器芯片，其内部组成，如图3(a)所示。MAX2620提供一个缓冲放大输出级，能够减少负载变化对振荡器频率的影响，供电电压范围为2.7～5.25 V，内部设有偏置电路以稳定其工作点，使工作受电源波动的影响减小，并具有电源关断能力，由SHDN端控制。两个互补的输出(OUT与OUT)可以构成两个单端输出或是一个差分输出，MAX2620采用双极技术，输出为集电极开路，因此输出需要上拉电阻。针对不同的负载两相输出功率分别可达-2 dBm和-10 dBm，在本设计中OUT输出已调频信号，OUT输出作为PLL反馈频率供鉴相使用。

图3 MAX2620内部结构及小信号等效模型

压控振荡器的设计采用传统的Colpitts共射串联谐振结构，这种结构可以工作在很宽的频率范围内以满足系统宽带要求。MAX2620采用双极设计结构，其交流小信号等效电路，如图3(b)所示，其中电容C₁，C₂，寄生电容C_p1、C_p2及跨导g_m决定了振荡器的输入阻抗为

Colpitts振荡器就是利用"负阻"原理实现振荡的。得到有源电路的输入阻抗及单端口网络参数S₁₁之后，构建与有源部分相对应的LC谐振槽路。VCO整体结构，如图4中MAX2620部分所示。搭建VCO后，测量得到VCO振荡频率范围为：420～470

Colpitts振荡器就是利用"负阻"原理实现振荡的。得到有源电路的输入阻抗及单端口网络参数S11之后，构建与有源部分相对应的LC谐振槽路。VCO整体结构，如图4中MAX2620部分所示。搭建VCO后，测量得到VCO振荡频率范围为：420～470 MHz @ 0～4 V，调制灵敏度为12.5 MHz／V，并且线性度良好。MAX2620内部集成了VCO缓冲放大输出级，能够减少负载变化对振荡器振荡频率的影响。输出以提升电感和串联电容匹配至50Ω负载，OUT端只需50Ω提升电阻并耦合反馈至频率合成器即可。

完成VCO后根据所选路的PLL频率合成芯片设计环路滤波器。PLL频率合成芯片MB15E03SL是Fujitsu公司生产的串行输入吞脉冲PLL频率合成器，最高支持1.2 GHz的工作频率，内部集成了低噪声数字鉴相器，可设置双模比例因子M／M+1，14 bit可编程参考分频比R及18 bit的可编程N分频器，芯片提供非常简单的三线SPI串行输入设定上述各项参数得到所需频率，输出频率计算式为

MB15E03SL其他参数详见数据手册，锁相环频率合成器设计原理图，如图4所示。

图4 本振锁相环电路原理图

根据系统要求：信道间隔12.5 kHz，容差&plusmn;2 ppm，锁定时间<4 ms，根据文献[2]计算得环路带宽必须满足Fc&ge;1.6 kHz。由于增大环路带宽可以减小锁定时间，而环路太宽则会严重影响相位噪声，并且一般要求Fc不超过比较频率FPD的1／5，选择Fc=2.5.kHz。在VCO调制灵敏度等于20 MHz／V，电荷泵增益选择为K&phi;=&plusmn;1.5 mA，比较频率fPD=1 2.5 kHz，输出频率范围为420～470 MHz，环路滤波带宽Fc=2.5 kHz，相位裕量&phi;=48&deg;，环路滤波极点比T3／T1=45％，参考输入频率13 MHz的条件下计算环路滤波器的各项参数。得到环路滤波器参数为：R_LF1=3.3 k&Omega;，R_LF2=5.6 k&Omega;，C_LF1=4.7 nF，C_LF2=47 nF，C_LF3=2.2 nF 。理论计算结果表明，在此环路条件下锁相环锁定时间Lock-time=1.3 ms，相位噪声能达到PN=-94.07 dBe／Hz@10kHz，环路带宽Fc=2.56 kHz，相位裕量为39.52&deg;，已经能够