高性能SERDES及其在CPRI接口的应用分析

些控制字符传送某些控制协议。因此，在8B/10编码中，包含下面两种信息：

1)D分组，用于传递有效业务数据；

2)K分组，用于传递控制信息等，如K28.5控制字符10B编码包含0011111010或1100000101（连续5个’1’或’0’，称为Comma，千兆以太网使用的8B/10B编码方案中Comma是唯一的），用于定位串行数据流中每10个bits组的边界，避免数据流出现错误时无法界定每10bit的边界，导致链路中断。

TLK3132内部兼容了IEEE802.3-2005中关于1000BASE-X物理编码子层（PCS）技术（注：不支持自协商功能），如CTC FIFO、8B/10B编解码电路等模块，同时这些模块设计时非常灵活，通过MDIO口进行寄存器设置可以使能或关闭。此外，TLK3132通过检测Comma进行通道同步判断，内部的状态机也是参考1000BASE-X规定的链路同步和链路失步建立机制，因此TLK3132能被广泛应用在WI、数据网络、以太网等不同领域。

2.4 时钟电路

SERDES实现的一个关键技术是时钟的产生和分布，图5是TLK3132芯片内部的时钟架构。时钟配置非常灵活，支持单端或差分参考时钟输入，同时包括多个高频锁相环电路：

1）高速SERDES Core包含了一个高频倍频器（用于产生高速串行数据）和一个基于相位内插的CDR（在接收端用于从串行数据中恢复时钟）。

2）由于串并模块里的高频倍频器环路带宽很大，最大可达30MHz左右。故TLK3132内部集成了一颗基于LC振荡器的抖动滤除锁相环，环路带宽通常设置在几百KHz以内，可以对输入参考时钟进行滤除，降低参考时钟对几百KHz 以上抖动性能的要求，图6是TLK3132发送链路在抖动滤除器打开和关闭下的环路传递函数。此外，抖动滤除器也可对链路恢复的时钟（只可接收CH0通道的恢复时钟RXBCLK(0)）进行抖动滤除，提高恢复时钟的信号质量。

3）PLL1、PLL2、PLL3和PLL4作为倍频器，和前级抖动滤除锁相环电路配合，分别产生适合的时钟频率以满足系统各个模块的需求。

图5 内部时钟架构

图6 TLK3132内部锁相环环路带宽

2.5 PRBS测试

TLK3132支持PRBS码的产生和验证，便于系统定位链路故障，提高设备的可维护性。TLK3132内部有两套PRBS测试方法，一个在SERDES Core内部（通过寄存器0x9011/0x9012配置），该测试一般是只针对生产测试，且控制性能受限，在电路设计中一般不用该功能；另一个是SERDES Core外面（图1所示），支持 PRBS测试多项式是，可以通过寄存器配置（0x10）或外部引脚PRBSEN逻辑控制打开或关闭。此外，PRBS验证时可通过GPO[1:0]管脚监控PRBS测试误码情况，也可访问寄存器0x1D读取误码数（当读取该寄存器后，将从新开始误码计数）。

2.6 MDIO接口和寄存器访问

TLK3132内部寄存器访问通过MDIO管理接口实现（遵循IEEE 802.3 Clause 22规格），包括管理数据时钟（MDC）和管理数据输入输出（MDIO）。由于Clause 22直接寻址寄存器空间限制，TLK3132增加了一些扩展寄存器，故支持两种寻址方式：

1） 直接寻址：主要包括与物理层相关的链路配置，地址空间分布在0x00~0x1F，PA[0]的高低电平决定对TLK3132的CH0通道或CH1通道进行操作；

2） 间接寻址：TLK3132的一些扩展功能访问，如内部时钟配置、I/O性能配置等。地址空间分布在0x9000~0x9900，不同通道的功能有独立的寄存器进行配置。通过间接地址访问寄存器，需要先把寄存器地址写到0x1E地址，然后把相应的控制字写到0x1F地址或从0x1F地址读取相应的寄存器值。

3 TLK3132在CPRI接口的应用

为了处理射频模块拉远技术中基带单元和射频单元的光纤链接，国际上成立两个标准化组织：一个是CPRI （Common Public Radio Interface），在2003年由华为、爱立信、NEC、西门子和北电发起成立的组织，致力于基带、射频接口的标准化；另一个是OBSAI (Open Base Station Architecture Initiative)，由诺基亚、LG电子、三星电子等成立的联盟。二者都定义了使基带和射频分离的标准化接口，也就是将宏基站分为基带单元BBU和远端射频单元RRU两部分，BBU和RRU之间传送I/Q数据和控制管理数据，其信号格式就是CPRI或者OBSAI所定义的标准接口。本文以CPRI接口为例，详解TLK3132在射频模块拉远技术中的应用。

3.1 CPRI接口

CPRI接口在传输用户界面定义了物理层layer1和数据链路层layer2两层协议。在物理层中，将上层接入点的数据进行串并/并串转换，以及物理层的编解码（CPRI接口推荐采用8B/10B，遵循IEEE 802.3 2005 Clause36建议）；在数据链路层，对上层接入点的I/Q数据、物理层协议数据、网络协议数据（包括以太网数据、高层数据链路协议数据）和厂家自定