高速 A/D 转换器数字输出生存法则

数字时序：注意事项

每种数字输出驱动器都有时序关系，需要密切关注。由于CMOS和LVDS有多种数据输出，需要有路由路径来尽量减小偏斜。如果差别过大，可能就无法在接收器上实现合适的时序。

此外，时钟信号也需要通过路由传输，并与数据输出保持一致。时钟输出和数据输出之间的路由路径也必须格外注意，这也是为了确保偏斜不会太大。

在采用JESD204接口的CML中，数字输出之间的路由路径也必须加以注意。需要管理的数据输出大大减少，因此，这一任务比较容易完成，但也不能完全忽略。这种情况下，时钟内置于数据中，因此无需担心数据输出和时钟输出之间的时序偏斜。但是，必须注意，接收器中要有足够的时钟和数据恢复(CDR)电路。

除了偏斜之外，还必须关注CMOS和LVDS的建立和保持时间。数据输出必须于时钟发生边沿跃迁之前在充足时间内驱动至恰当的逻辑状态，还必须在时钟发生边沿跃迁之后以该逻辑状态维持充足时间。这可能会受到数据输出和时钟输出之间偏斜的影响，因此，保持良好的时序关系非常重要。

由于具有较低信号摆幅和差分信号，LVDS相比CMOS具有一定优势。和CMOS驱动器一样切换逻辑状态时，LVDS输出驱动器无需将这样的大信号驱动至各种不同输出，也不会从电源吸取大量电流。因此，它在切换逻辑状态时不太可能会出现问题。

如果有许多CMOS驱动器同时切换，电源电压会下拉并引起问题，将正确的逻辑值驱动至接收器。LVDS驱动器会保持在恒定电流水平，这一特别问题就不会发生。此外，由于采用了差分信号，LVDS驱动器本身对共模噪声的耐受能力也较强。

CML驱动器具有和LVDS同样的优势。这些驱动器也有恒定水平的电流，但和LVDS不同的是，由于数据为串行，所需电流值小得多。此外，由于也采用了差分信号，CML驱动器同样对共模噪声具有良好的耐受能力。

但是，LVDS和CML的缺点在于，由于电流为恒定值，因此，即使在采样速率较低时，功耗仍然会很大。对于高速与高分辨率转换器而言，LVDS或CML相比CMOS的优势在于，功耗和引脚数明显减少。

随着转换器技术的发展，速度和分辨率不断增加，数字输出驱动器也不断演变发展，以满足数据传输需求。随着转换器中的数字输出接口转换为串行数据传输，CML输出越来越普及。

但是，目前的设计中仍然会用到CMOS和LVDS数字输出。每种数字输出都有最适合的应用。每种输出都面临着挑战，必须考虑到一些设计问题，且各有所长。

在采样速度小于200Msps的转换器中，CMOS仍然是一种合适的技术。采样速度增至200Msps以上时，和CMOS相比，LVDS在许多应用中更加可行。为了进一步增加效率、降低功耗、减小封装尺寸，CML驱动器可与JESD204之类的串行数据接口配合使用。

Jonathan Harris is a product applications engineer, High-Speed Converter Group, Analog Devices, Inc. (Greensboro, NC). He has over seven years of experience as an applications engineer supporting products in the RF industry. Jonathan received his MSEE from Auburn University and his BSEE from UNC-Charlotte. He can be reached at jonathan.harris@analog.com.