高频锁相环的可测性设计

可测性设计（Design for Test，DFT）最早用于数字电路设计。随着模拟电路的发展和芯片 集成度的提高，单芯片数模混合系统应运而生，混合电路测试，尤其是混合电路中模拟电路的测试，引起了设计者的广泛关注。边界扫描是数字电路可测性设计中常用的技术，基于IE EE11491边界扫描技术。本文针对一款应用于大规模集成电路的CMOS高频锁相环时钟发生器，提出了一种可行的测试方案，重点讲述了锁相环的输出频率和锁定时间参数的测试，给出了具体的测试电路和测试方法。对于应用在大规模电路系统中的锁相环模块，该测试方案既可用于锁相环的性能评测，也可用于锁相环的生产测试。

1　锁相环结构及原理  

本文所要测试的是用于大规模集成电路的锁相环时钟发生器，他是一款基于0.18 μm CMOS 数字工艺设计的高频电荷泵锁相环（Charge Pump Phase Locking Loop，CPPLL），最高输出频率达1.2 GHz。  

此锁相环的电路结构如图1所示，他包括输入分频器、鉴频鉴相器（Phase Frequency Detec t，PFD）、电荷泵（Charge Pump，CP）、压控振荡器（Voltage Controlled Oscillator， VCO）、环路低通滤波器（Lowpass Filter，LPF）和反馈分频器等基本单元。输入信号经过输入分频器分频为参考信号，压控振荡器的输出信号经过反馈分频器分频为反馈信号；参考信号和反馈信号在鉴频鉴相器中进行相位比较，得到相位差信号；电荷泵和低通滤波器将相位差信号转换为相应的电平信号；该电平信号控制压控振荡器的输出频率。通过反馈环路，最终达到相位锁定。锁定状态时，参考信号和反馈信号同频同相。  

为了更好地抑制噪声，锁相环采用了差分的电路结构。其中，压控振荡器采用环形振荡器结 构实现，主要由3个完全相同的延迟单元顺次连接而成。  

2　测试方案  

模拟电路传统的测试方法比较简单，将输入输出信号直接引出，检测输入信号对应的输出响 应即可。随着工作频率的升高，封装管脚和引线寄生参数不容忽视，传统的测试方法也受到挑战。由于模拟信号的抗干扰能力差，轻微的扰动都可能会影响电路的性能，测试电路应该尽量简单，以避免引入不必要的噪声。  

最高输出频率、输出频率范围和锁定时间等都是高频锁相环需要测试的重要性能参数。对于工作频率高达GHz的高频锁相环，显然难以采用传统的测试方法来完成，需要进行专用测试电路设计，即在芯片内设计一定的测试电路以便投片后进行测试。  

2.1　输出频率测试  

作为时钟发生器，锁相环一般工作于整个电路系统的最高频率，而压控振荡器工作于锁相环的最高频率。如图1所示，锁相环的输出频率就是压控振荡器的工作频率，因此锁相环的输出频率测试实质上是对压控振荡器的最高振荡频率和振荡范围的测试。  

由于输出管脚的引线存在寄生的电感电容，这些寄生参数容易引入较大的高频耦合噪声；高频信号经过这些引线输出到管脚通常会产生较大的衰减。因此，压控振荡器的高频输出信号很难引出芯片外直接测量。另一方面，高频信号的测试对测量仪器要求很高，测试板上的外加信号一旦经过高频通路耦合到电路内部，就会影响测试结果，甚至干扰电路的工作。

一种简单的测试方法就是将输出频率分频，通过测量分频后的频率fout推算VC O的振荡频率。这种分频器测试方法比较简单，只需要在VCO的输出端增加输出分频器，检测降频后的信号频率，即可由公式：   

推算出VCO的振荡频率。式中N为输出分频器的分频值。  

按照分频测试的方法来测试，每次都必须在锁相环达到稳定的锁定状态时才能测量。GHz高 频锁相环的锁定时间一般为微秒量级，于是锁相环的频率测量通常需要几毫秒。对于电路 测试来说，这是一个相对较长的时间。更为理想的测试方法是尽量采用简单的硬件资源，在 不影响电路性能的情况下，在较短的测试时间内完成测试。  

边界扫描是目前大规模集成电路中常用的测试方法。IEEE1149?1规范了边界扫描方法和指 令。基于集成电路中常见的边界扫描单元电路，本文将介绍一种边界扫描的测试方 案来测试锁相环。  

如前所述，要测试的锁相环采用了环形VCO振荡器，环形VCO的振荡频率与其延时存在如下关系：

其中：Tdelay是环形振荡器的延迟时间；fvco是VCO的振荡频率。采用边界扫描电路测量出VCO模块的延迟Tdelay，进而计算振荡器的工作频率。  

VCO的输出频率受控制电压的控制，可通过改变控制电压的大小并检测每个控制电压对应的VCO延迟，利用式（2）计算输出频率，最后得到输出频率范围。  

这种方案将闭环电路的频率测量转换成开环电路的延迟测量(通常该延迟为纳秒量级)，时间 的节省将非常可观。同时，已经成熟的边界扫描技术，并不会增加太大的设计难度和测试复杂度，对设计者和测试者来说，只需遵照一定的规范完成即可。采用标准的边界扫描单元，硬件的开销也不大。对大规模集成电路中的锁相环电路，采用边界扫描测试方案显然优于前一种分频测试方案。