基于脉动阵列的FIR滤波器设计

4 FPGA验证  

以一个输入输出均为8 b的五阶FIR滤波器为例，对该脉动阵列结构的FIR滤波器在FPGA上进行验证。目标器件选用Stratix系列器件，编译软件为QuartusⅡ4.2。  

Stratix系列器件是Altera公司推出的新型FPGA，其内部有丰富的嵌入式存储器、优化的数字信号处理(DSP)块和高性能I/O能力。Stratix器件是设计复杂的高性能系统的理想选择。StratiX器件使用DSP块实现大计算量应用所需的大数据吞吐量。DSP块由硬件乘法器、加法器、减法器、累加器和流水线寄存器组成[6]。从图1中可以看出，每个处理器单元由一个乘法器和一个加法器构成，这种结构很适合用FPGA内部的DSP块实现。  

实验结果如表1所示。为了便于比较，使用相同的器件，还给出了串行结构FIR滤波器的实验结果。在串行结构中，每次计算1个x(n)，需要3个时钟周期。脉动阵列结构每次计算5个x(n)，需要5个时钟周期。每个x(n)为8 b数据。运算速度可以由下面的公式得出：  

运算速度=(每次处理数据长度/运算耗用的时钟周期数)×系统时钟频率  

从表中可以看出，在占用逻辑单元的数量上二者基本相当，虽然串行结构只占用了一个DSP块，脉动阵列结构占用了5个，但串行结构的最高运算速度只能达到284.93 Mb/s，脉动阵列可以达到1 840.32 Mb/s。显然脉动阵列结构更具优势，可以更好地满足数字信号处理中高效、实时的要求。本文基于脉动阵列技术，设计了高效的FIR滤波器，具有模块化和流水线的结构，并充分利用了FPGA资源，达到了较高的工作频率。  

5 结语  

FIR滤波器是数字信号处理中的一种基本运算，有着广泛的应用。基于脉动阵列结构，本文设计了高效的FIR滤波器。模块化和高度流水线的结构使得其在FPGA上获得了较好的性能，完全可以满足系统高效、实时处理的要求，提高了系统运算速度并充分合理地利用了FPGA资源。另外，由于脉动阵列自身的特点，各级结构相同，方便扩展，可以实现任意阶的FIR滤波器。