卫星通信：最后的技术前沿

复杂的同步

对于系统中有多个主ADC和从ADC的应用，AutoSync可被用于使各个从器件与各自的主器件同步，而DCLK Reset可被用于使主ADC彼此同步。为使多个ADC的DCLK以及数据输出同步，各个DCLK必须同时过渡，并且彼此同相。每个ADC的DCLK是在一段等待时间后从CLK生成的，加tOD（输出数据延时）减tAD（孔径延时）。因此，要想使DCLK同时过渡，CLK信号必须同时到达每个ADC。

为了消除通往每个ADC的CLK路径中的任何差异，可使用tAD调节特性。但是，使用该特性，还会影响DCLK在输出端产生的时间。如果器件处于解复用器方式，那么就有四个可能的相位，每个DCLK可能会在其中某个相位上被生成，这是因为对于本案例，典型的CLK是1GHz，而DCLK是250MHz。 RCLK信号控制着DCLK的相位，使得每个从DCLK与主DCLK同相。

有四个步骤来实现这个目标。首先，通过SPI把一号 ADC配置成主器件，并把其它所有ADC配置成从器件。然后，对于其基准时钟给其它ADC馈电的那些ADC，给它们的基准时钟通电。它们的默认方式是断电，以便省电。在下一步，对于每个从ADC，调整RCLK_IN时序来实现清洁记录。

最后，对于每个从ADC，选择四个DCLK相位中的某个，使得DCLK相位与主器件的相位匹配。用户可以选择那个通过SPI来对齐两个DCLK的相位。