基于FPGA的总线型LVDS通信系统设计

（2）串化器的原理设计  

串化器由多级嵌套的子图和若干宏模块组成，原理图的顶层图如图4所示。四个四位并入串出寄存器将16位并行数据拆分为四组串行数据，其中的奇数位和偶数位分别通过一个双数据速率寄存器，得到两个差分信号，同时用另一个双数据速率寄存器产生与之同步的差分时钟。其中，双数据速率寄存器为时序敏感器件，其内部主要部分都加入了时序特性限制，如最大时滞（maxdelay）、最大抖动（maxskew），并用FMAP控件强制性地把相关信号放入同一个函数产生器中。  



图4 串化器原理图  

3 硬件设计要点  

①BLVDS信号的偏置电压为1.25V，电压摆幅只有350mV，传输速率≥100Mb/s；因此，电路板制作至关重要，要求至少使用四层板。  

②为使干扰信号只以供模方式加到差分线对上（不影响数据正确性），要求差分线对间的距离尽可能小。BLVDS标准要求差分阻抗为100Ω

给出。其中，ZDIF为差分线对的差分阻抗，εR为印制板介电常数，δ为信号层到电源层的厚度，b为导线宽度。本电路选用的线距及线宽均为0.18mm。  

③考虑到阻抗不匹配引起的信号反射和导线的电导效应，要求XCV50E芯片的差分引脚尽可能地靠近子卡的边缘连接器（≤1.52cm），并给每个差分引脚串联一个20Ω的贴片电阻。  

④电源方面：Virtex芯片上电时要求有大于500mA的驱动电流，同时，由于多个输出引脚的电位快速变化，要求每对电源和地引脚都要良好旁路。 公式：


4 结论  

当使用40MHz的外部时钟时，BLVDS总线上的传输速率为120Mb/s，成功实现了多个通信子卡间的高速数据通信。现在，我们正将该通信系统移植到我单位与胜利油田联合研制的SL-6000型高分辨率综合测井系统上。