DRM测试接收机设计与实现

4 DRM测试接收机硬件结构

测试接收机基带信号处理部分主要采用ARM与FPGA联合处理的硬件平台实现。ARM处理器可以在不改变硬件结构的情况下，通过下载不同的软件程序实现不同的功能，这样非常有利于不同算法的验证，而且ARM公司可以提供处理器内核，为进一步设计接收机ASIC奠定基础。由于ARM以half-word(16 bits)为最小处理单位，所以用ARM处理器处理比特流信号会造成处理器资源的浪费，为此针对比特流信号的处理采用专用逻辑电路实现，在测试接收机中用FPGA实现。这样，两种处理器的特性可以形成互补，使硬件平台设计比较合理。

4．1 模块划分

DRM系统设计了多种模式，不同模式的码率是不同的，在正交解调后需要变码率输出；Viterbi译码器也是以比特流为处理单位；考虑到这两个模块的算法特点及数据输出形式，将这两个模块放在FPGA中实现。

图2中所示的其他处理模块，特别是同步和均衡模块是接收机的关键模块，其性能好坏直接影响接收效果，并且根据今后现场测试的情况，其算法存在调整的可能性．因此这些模块通过ARM实现。需要对算法进行调整时，只需修改软件程序，重新载入ARM即可，硬件部分无需改动。以实现测试接收机便于对各种算法的性能进行验证和比较的目的。

4．2 硬件平台结构

测试接收机硬件平台如图3所示。FPGA采用XILINX公司的VirtexⅡXC2V500型芯片；ARM采用三星公司的S3C4510B型ARM7 TDMI芯片；ADC模块采用了AD公司14-bit的AD9243。FPGA与ARM之间通过双口RAM进行数据交互，使用HC245芯片作为地址和数据总线的驱动。



A/D采样后的中频数据送入FPGA做正交解调；FPGA将解调后的数据写入双口RAM同时给ARM产生中断信号；ARM响应外部中断，将数据读入、进行后续处理。

如图2中的流程，ARM在处理完解交织后，将处理后的数据写入双口RAM，同时向特定的地址写控制字，FPGA检测到控制字后，将数据读入．进行Viterbi译码。FPGA将Viterbi译码结果写入双口RAM，向ARM发出中断信号，ARM响应中断，将数据读入，再进行后续处理。

4.3 主控制程序流程圈

根据图2所示的DRM信号处理时序，图4为ARM基带处理主控制程序流程图，依次进行码元同步、整数倍频偏估计、帧同步及后续信道解码处理。上述过程实现了DRM接收机基带信道解码过程。



4．4 测试结果

测试信号采用模式C、10kHz带宽的DRM信号，信道采用标准中提供的2号信道模型，SNR=23dB，频偏为2倍子载波间隔。

测试结果示于图5中，其中图5(a)为未经过同步和均衡处理的数据星座图；图5(b)"(d)为接收信号通过硬件正交解调、同步、均衡、信道解码等模块后输出数据的星座图。从图5中可以看出，经过同步、均衡处理后，星座图明显改善，处理器有效地解出了三个通道的数据。



数字广播产业有广泛的市场前景，而拥有自主知识产权的接收机对民族工业具有特殊意义。本文讨论的DRM测试接收机信号处理流程及硬件平台的结构是对硬件实现DRM接收机的一次有益尝试。上述结构、算法已经在ARM7和FPGA的硬件平台上联调通过，验证了本文提出的信号处理流程及硬件平台的可实现性，但所验证的主要是基带信号处理功能，还没有包括接收机的全部．整个测试接收机的设计工作仍然需要进一步完善。