基于单片机软核的SOPC系统设计与实现

3．2 创新之处

为了解决速度问题和同步难点，在8051 IP核与USB IP核端点之间，设置了两个可转换控制的缓冲区——BUF0和BUF1，大小都等于USB最大包的大小。数据流程如图6所示。   



这两个缓冲区由一个标志寄存器控制，状态控制器的值只有两个：01或10。01表示USB IP核逻辑控制BUF0缓冲区，8051 IP核通过DMA控制器操作BUF缓冲区；反之，值为10，则BUF0由8051 IP核读写，BUF1由USB IP核逻辑操作。

数据交换的过程如下：（1）初始化：复位后，8051 IP核通过WINSHBONE总线预置数据到BUF0缓冲区；（2）数据输入：USB IP核端点读入一个缓冲区数据，同时8051 IP核端口对另一个缓冲区数据；（3）数据输出：USB IP核端点写数据到一个缓冲区，8051 IP核端口再从这个缓冲 区数据；两者也可同时进行，但具体实现十分复杂，在此不多讨论。

这么做的好处是：首先，8051 IP核和USB IP核读入时可以同时操作，USB IP核不用等到8051核工作完成再进行下一步工作，提高了速度：其次，由于分开操作，时钟不同步问题基本得到了解决；再次，如果想进下不提高芯片速度，例如要进行数据组的传输（一次与8051 IP核交换四组8位数据），也会更加方便快捷。

4 测试实验结果

整个系统包括硬件平台和软件功能实现两部分。硬件包括MCU核心系统和外围辅助电路。软件包括程序调试器软件、8051 IP核网关功能程序包以及一部分IP核的PC驱动程序（如USB WINDOWS下的驱动程序）。整个系统测试包括硬件平台测试和软件功能测试。

在硬件验证时，FPGA采用ALTERA公司CYCLONE系列的EP1C12Q240C8，双时钟频率，USB IP核时钟频率为48MHz，其它部分（含MC8051）逻辑工作时钟频率为11.0592MHz，实验板为低成本双层PCB板。系统建立后实现了对MC8051定时器定时功能的验证、UART模块的验证、USB数据包传送的测试、对中断控制器的验证。

软件测试主要是对8051核网关功能程序的测试。代码下载到实验板后对信道数据接收进行了200次试验（以RF信道为例）。测试结果均符合“微机向前置机配置命令”所列各项命令的应答，准确无误，实现了水情数据可靠的接收、存储以及将数据上传到后台微机等功能。图6 SOPC技术以中硬件协同设计、具有知识产权的内核（IP Core）复用和超深亚微米技术为支撑，采用SOPC技术设计并实现的芯片是面向特定用户的芯片，它能最大程度满足嵌入式系统的要求，与传统的板上系统相比，具有许多优点：

①充分利用IP技术，减少了产品设计复杂性和开发成本，缩短了产品开发的时间；

②单芯片集成电路可以有效地降低系统功耗；

③减少了芯片对外引脚数，简化了系统加工的复杂性；

④减少了外围驱动接口单元及电路板之间的信号传递，加快了数据传输和处理的速度；

⑤内嵌的线路可以减少甚至避免电路板信号传送时所造成的系统信号串扰。

在本设计中由于采用了SOPC技术，整个系统的性能和稳定性有了很大提高。因此，SOPC技术及应用的特点决定它可以为复杂的板上系统提供了一种更高效更稳定的解决方案。