VoIP语音网关中TDM控制模块的设计

验证与结论
　　
用Verilog语言描述完成TDM控制模块的设计，并以VoIP语音网关系统为验证平台，利用Candence公司的NC-verilog仿真器进行代码仿真。仿真波形表明，处理器(BC320)对FIFO写满产生信号标识的反应时间大约为60个Wishbone总线时钟周期，这一时间加上 Wishbone总线读空第一个FIFO所用时间后，串行语音数据仍在写进另一个FIFO，Wishbone总线有足够的空闲等待这个FIFO写满标示信号的产生，不会有任何数据丢失。
　　
VoIP语音网关系统在型号为Virtex-II Pro FF1152的FPGA开发板上进行了硬件验证，TDM控制模块外接型号为Le88221的SLIC(用户线接口电路)芯片作为语音信源，利用 Chipscope在线扫描TDM控制模块内部、Wishbone总线和处理器(BC320)寄存器的信号变化，并用示波器对SLIC芯片信号进行捕捉。从观察的信号来看，所设计的TDM控制模块能够与系统的其他IP模块，尤其是处理器(BC320)和以太网模块正确有效地协同工作，模块的功能达到设计要求。