DM9000A原理及其与基带信号处理平台结合应用

1 引言

软件无线电(SDR)技术近年来发展迅速，在无线通信中的数字接收机领域应用尤为广泛。FPGA(现场可编程门阵列)以其高集成度、高可靠性和灵活性，在软件无线电平台的设计中发挥着重要的核心作用。同时，SDR中的数据接口设计也是关键的环节。以太网是目前最通用的数据接口之一，但是中低端FPGA通常不具备以太网接口，这为FPGA在SDR中的应用造成了不便。如果为FPGA配置以太网接口，与外部网络实现通信，将有利于SDR平台的功能延伸，方便数据传输和与现有系统接口。

DM9000A是Davicom公司生产的一款功能强大的以太网控制器，支持10／100 M以太网速率，可与嵌入式微处理器(MPU)、单片机等以多种方式(如ISA总线等)接口，具有体积小、功耗低、配置灵活、使用简单等特点。但在传统应用中，很少有将DM9000A和FPGA直接结合应用的实例，为解决FPGA的以太网接口问题，通常的解决方案是采用单片机或者MPU在FPGA和以太网控制器之间进行数据转发，但弊端是成本提高和功耗增加。

本文在自行设计开发的OQPSK全数字接收机中，为实现高速解调数据的实时远程传输处理及接收机参数的远程配置，提出了采用FPGA直接控制DM9000A进行以太网数据收发的设计思路。采用Xilinx系列XC2V1000 FPGA和DM9000A，实现低成本、低功耗和高速率的SDR平台的网络传输功能，其最高传输速率可达100 Mb／s。

2 DM9000A工作原理

2.1 主要特性和总体结构

DM9000A的主要特性如下：

支持8／16位数据总线；
适用于10Base-T和100Base-T；
10／100 M自适应，适应不同的网络速率要求；
内置16 KB的SRAM，用于收发缓冲，降低对主处理器的速度要求；
与IEEE 802.3u兼容，支持IEEE802.3x全双工，可同时收发；
具有睡眠模式，可降低功耗；
采用48引脚LQFP封装，缩小PCB面积。

DM9000A功能结构框图如图1所示，DM9000A实现以太网媒体介质访问层(MAC)和物理层(PHY)的功能，包括MAC数据帧的组装／拆分与收发、地址识别、CRC编码／校验、MLT-3编码器、接收噪声抑制、输出脉冲成形、超时重传、链路完整性测试、信号极性检测与纠正等。


2.2 工作原理

DM9000A可与微处理器以8 bit或16 bit的总线方式连接，并可根据需要以单工或全双工等模式运行。在系统上电时，处理器通过总线配置DM9000A内部网络控制寄存器(NCR)、中断寄存器(ISR)等，完成DM9000A的初始化。随后，DM9000A进入数据收发等待状态。

当处理器要向以太网发送数据帧时，先将数据打包成UDP或IP数据包，并通过8 bit或16 bit总线逐字节发送到DM9000A的数据发送缓存中，然后将数据长度等信息填充到DM9000A的相应寄存器内，随后发送使能命令。DM9000A将缓存的数据和数据帧信息进行MAC组帧，并发送出去。

当DM9000A接收到外部网络送来的以太网数据时，首先检测数据帧的合法性，如果帧头标志有误或存在CRC校验错误，则将该帧数据丢弃。否则将数据帧缓存到内部RAM，并通过中断标志位通知处理器，处理器收到中断后对DM9000A接收RAM的数据进行处理。

DM9000A自动检测网络连接情况，根据网速设置内部的数据收发速率为10 Mb／s或100 Mb／s。同时，DM9000A还能根据RJ45接口连接方式改变数据收发引脚的方向，因此无论外部网线是采用对等还是交叉方式，系统均能正常通信。

3 SDR接收机网络接口设计

在SDR接收机中，中频模拟信号经过A／D转换、数字下变频、抽取滤波等解调处理后，形成连续的解调数据流，其速率为10 Mb／s。在FPGA内部，解调输出的数据流和以太网接口部分通过FIFO进行缓冲，当解调数据达到规定的数据帧长度时，FPGA启动以太网发送程序，将解调数据发送到DM9000A，完成数据发送过程。在接收方向，网络工作站把控制指令按照一定的帧格式组帧发送到以太网，DM9000A接收到发给自身的以太网帧并通知FPGA启动以太网接收程序。FPGA将相应的数据从DM9000A的接收FIFO读至FPGA内部RAM中，利用数据中的控制命令配置接收机参数，完成网络对SDR接收机的远程控制。

3.1 与FPGA的数据接口和控制接口

DM9000A的外部总线符合ISA标准。可通过ISA总线直接与FPGA无缝连接。其硬件连接原理如图2所示。


DM9000A内部集成了PHY功能，因此与以太网接口可以无缝连接。如图3所示。


3.2 DM9000A的FPGA控制

3.2.1 初始化模块

DM9000A正常工作需要在上电后对内部寄存器进行初始化。该过程是通过FPGA对DM9000A外部控制总线和数据总线的读写操作完成的。具体流程如下：

1) 激活PHY
设置GPR(REG_1F) CEPI00 bit[0]=0；
由于复位后，DM9000A恢复默认的休眠状态以降低功耗，因此需要首先唤醒PHY。

2) 进行两次软复位，步骤如下：
设置NCR(REG_00)bit[2：0]=011；至少保持20μs；
清除NCR(REG_00)bit[2：0]=000；
设置NCR(REQ_00)bit[2：0]=011；至少保持20μs；
清除NCR(REG_00)bit[2：0]=000；

3) 配置NCR寄存器
设置NCR(REG_00)bit[2：1]=00；配置为正常模式。
通过改变该寄存器可以选择设置内部或者外部PHY、全双工或者半双工模式、使能唤醒事件等网络操作。

4) 清除发送状态
设置NSR(REG_01)bit[5]=1 bit[3]=l bit[2]=l；

5) 设置IMR寄存器(REG_FF)PAR bit[7]=l；启用RX／TX FIFO SRAM读／写地址指针自动返回功能。

6) 通过IMR寄存器(REG_FF)PRM bit[0]／PTM bit[1]，对RX／TX中断使能。如果需要在一个数据帧发送完后产生一个中断，应将PTM bit[1]置为1，如果需要在接收到一帧新数据时产生一个中断，应将PRM bit[1]置为1；

7) 设置RCR寄存器，使能数据接收功能。

以上步骤完成后．可以通过LED指示灯观测DM9000A是否已成功完成初始化。