IR-UWB通信系统高速USB接口的设计与实现

3 收端计算机与UWB通信系统接口的实现

3．1 接收端USB接口方案

如图10所示，数据解帧模块通过串行移位寄存器对比特流数据进行初步缓存，同时进行数据帧头检测，一旦检测到帧头，并且FIFO中有存储空间，就对缓存的比特流进行解帧处理，将解帧后的数据送入128 kB FIFO，否则一直检测帧头。128 kB FIFO模块用于进行数据缓冲，匹配前后模块之间速率。USB接收端状态检测与控制模块是用来检测相应状态的标志信号，产生同步写入USB接口FIFO中数据的信号u_ifclk和u_slwr，在u_ifclk的上升沿与u_slwr有效电平期间，将基带模块输出到总线上的数据写入USB接口芯片中。

3．2 接收端USB接口芯片控制电路

流程如图11所示。



若检测到USB的读取请求信号，便检测RAM的状态，若有数据，便将数据发给USB。u_flagb为高电平表示USB芯片可以接收数据，否则不可以接收数据。Usedw>0表示128 kB FIFO中有数据可以取，Usedw=0表示128 kB FIF0无数据可以取，此时向USB芯片写数据的控制信号处于无效状态。

3．3 检测帧头并存储数据到FIFO流程

流程如图12所示。首先将接收数据通过35 bit深度的移位寄存器进行数据缓存，同时在缓冲的比特流中检测帧头，一旦检测到帧头，便将帧长度数据取出，这时检测128 kB FIFO是否有存储空间，若有空间则将一帧数据进行接收存储，否则就丢弃该帧数据，重新检测帧头。在输入的比特流中若检测到“E25F35”，则认为它是帧头标志，并将其后共512 bit的有效数据写入RAM。若在有效数据中再次出现帧头标志“E25F35”则不进行帧头判断。



将数据写入128 kB FIFO的条件是：

(1)帧同步，即能够检测到有效的帧头数据E25F35；

(2)若frame_length表示帧长度数据，fifo_depth表示FIF0可以容纳的数据深度。128 kB FIFO中有frame_length的剩余空间可以容纳数据，否则丢掉该帧数据。

检测条件是usedw+frame_length<fifo_depth，其中usedw表示FIFO中未读数据的个数。

3．4 接收端USB接口电路实现

接收端USB接口电路，如图13所示。



3．5 接收端接口电路数据波形

图14是利用FPGA开发工具Quartus II 6．0提供的虚拟逻辑分析仪进行逻辑分析测试时的截图。如图14所示，dataout是基带模块输出到总线上的音视频数据，detect_state表示帧检测状态。0表示处于等待检测状态，从0跳转到1表示进入帧检测状态，从1跳转到2表示已经进入帧同步状态，从2跳转到3表示检测到数据，同时将数据写入到FIFO中。



u_flagb表示USB芯片中FIFO空满的信号，u_flagb为高电平表示可以向USB芯片写数据。若u_flagb为低电平，表示USB芯片FIFO已满，不能再写入数据。u_ifelk为同步写时钟信号，u_slwr是控制写入信号，当u_slwr为低电平时，将dataout写入USB 芯片。

作者：陈琛 廖丁毅 桂林电子科技大学信息与通信学院,广西桂林541004
来源：电子技术 2009（12）