并行PCB设计的关键准则

迂回布线的限制

但基于Spice的仿真也存在局限性，它能生成理想化从而不一定代表真实条件的仿真信号。真实信号可能有改变真实性的噪声和相移。

美国国家仪器公司(NI)的PCB设计流程包括虚拟仪器，可将该仪器与NI的许多PXI仪器一起使用，以生成保留随带的非线性成分的真实信号。这些信号能以固有的文件格式来捕获，以用在验证电路行为的Spice仿真上。另外，虚拟原型可提供对器件选择的反馈。

系统级的仿真也很关键，它不仅仅是对一个通过PCB的信号实施建模，还必须检查信号在器件内甚或通过多个板卡时都有什么变化。数Gb的信令速率是使情况更复杂的另一个因素。串行总线架构比并行总线架构更受青睐，这就要求PCB设计工程师对损耗、耦合传输线及详尽的过孔模型实施仿真。

物理实现

当通过仿真剔除性能问题后，下一步是对电路进行布局布线以生成物理原型。布局布线要确保电路性能满足设计规范要求，并保证板卡外形匹配设计形态参数。这时与机械工程师一起合作将非常必要。

在布局布线阶段，由原理图定义的器件间的互连可由任一家EDA供应商提供的布局布线和布线工具实现。所有这些工具都将提供一定程度的自动布局布线功能，但它是一把双刃剑。设计工程师需要判断何时进行手工布线，何时采用自动布线。如果要放置一个关键元件，或者必须将一个连接器放在PCB边缘上，就不要采用自动布局布线功能。

欣慰的是，在进行布局布线时，可以对信号完整性问题做些前瞻性考虑。这是个必须认真对待的阶段。一般的经验是，如果信号到达目的地所用的时间超过转换时间的1/3，则在该路径上可能存在信号完整性问题。

设计约束

PCB布局布线存在许多挑战，其中最主要挑战是确保满足约束条件。这些约束被用来解决信号完整性问题、可制造性问题、电磁干扰、热效应或上述这些问题的组合。

除设计约束外，许多与目前特定器件技术相关的因素使PCB布局布线更加复杂，例如板载芯片(COB)等先进半导体封装技术可令布线变得极其棘手。目前的高密度封装可以容下2,000多个管脚，管脚间距不到0.65mm。这种封装将给管理I/O和信号速度带来很大困难，对这种封装进行迂回布线(Escape Routing)也是一个高技巧工作。

对可编程逻辑器件进行PCB布局布线是另一个挑战。一些高端PCB设计工具包(比如Altium和Mentor Graphics公司提供的PCB设计工具包)能与FPGA供应商的设计工具紧密链接，并可用来完成FPGA和PCB本身的集成设计。

以前，大型FPGA的管脚配置一般由FPGA设计工程师完成，但在进行配设时并没对PCB布局布线有太多考虑。人们现在意识到，带可编程I/O的FPGA是走线进或出的源头，改变FPGA以迎合PCB布局布线比改变PCB来匹配FPGA的I/O设置要容易地多。

最后检查

在将PCB版图拿去制造前的最后步骤是最终检查。必须检查信号完整性和时序以确保信号能及时到达目的地并具有充分的品质保证。设计约束冲突将在此时表露出来，对此要进行权衡。

在该阶段，最大挑战之一是尽量将这些设计流程的最后验证步骤提前，具有更好的约束是实现这种要求的一个关键。若在创建设计过程中，在确定约束的同时还可进行分析，则改善约束条件的质量。

PCB设计最后必须生成制造数据，包括全部与生产、组装及测试相关的文档。在整个设计过程中，设计团队成员与制造厂家之间必须都有充分沟通，以了解制造商的技术能力和限制。另外，必须对制造数据进行验证以使设计工程师有最后机会发现错误。