IBIS 模型：利用 IBIS 模型研究信号完整性问题

本文是关于在印刷电路板 (PCB) 开发阶段使用数字输入/输出缓冲信息规范 (IBIS) 模拟模型的文章。本文将介绍如何使用一个 IBIS 模型来提取一些重要的变量，用于信号完整性计算和确定 PCB 设计解决方案。请注意，该提取值是 IBIS 模型不可或缺的组成部分。

图 1 错配端接阻抗 PCB 装置

信号完整性问题

当观察传输线两端的数字信号时，设计人员会吃惊于将信号驱动至某条 PCB 线迹时出现的结果。通过相对较长的距离，相比瞬时变化信号，电信号更像行波。描述电路板上电波行为的较好模拟是池中波 (wave in a pool)。纹波穿过池顺利传播，因为体积相同的两组水具有相同的"阻抗"。然而，池壁的阻抗差异明显，并以相反方向反射波。注入 PCB 线迹的电信号也出现相同的现象，其在阻抗错配时以类似方式反射。图 1 显示了错配端接阻抗的一个 PCB 装置。微控制器即 TI MSP430™ 向 TI ADS8326 ADC 发送一个时钟信号，其将转换数据发送回 MSP430。图 2 显示了该装置中阻抗错配所形成的反射。这些反射在传输线迹上引起信号完整性问题。让一端或者两端的 PCB 线迹电阻抗相匹配可极大地减少反射。

图 2 图 1 中错配端接阻抗促发反射

要解决系统电阻抗匹配问题，设计人员需要理解集成电路 (IC) 的阻抗特性，以及起到传输线迹作用的 PCB 线迹的阻抗特性。知道这些特性，让设计人员能够将各连接单元建模为分布式传输线迹。

传输线迹为各种电路服务，从单端和差分端器件到开漏输出器件。本文主要介绍单端传输线迹，其驱动器有一个推拉输出电路设计。图 3 显示了用于设计该举例传输线迹的各组成部分。

图 3 实例单端传输线电路

另外，还需要如下 IC 引脚规范：

发送器输出电阻 Z_T (Ω) 发送器上升时间t_Rise和下降时间t_Fall（秒） 接收机输入电阻Z_R (Ω) 接收机引脚电容值C_{R_Pin} (F)

这些规范一般没有在 IC 制造厂商的产品说明书中。正如这篇文章将要讲到的那样，所有这些值均可以在设计 PCB 和使用模型模拟 PCB 传输线迹的过程中，通过 IC 的 IBIS 模型获得。

利用下列参数定义传输线迹：

特性阻抗Z₀ (Ω) 传播延迟 D（ps/英寸） 线迹传播延迟t_D (ps) 线迹长度 LENGTH（英寸）

根据具体的 PCB 设计，该变量清单可能会更长。例如，PCB 设计可以有一个带多个传输/接收机点的底板。³所有传输线迹值均取决于特定的 PCB。一般而言，FR-4 板的 Z₀ 范围为 50 到 75Ω，而 D 的范围为 140 到 180 ps/英寸。Z₀ 和 D 的实际值取决于实际传输线迹的材料和物理尺寸。⁴特定板的线迹传播延迟可以计算为：

t_D=D × LENGTH。(1)

就 FR-4 板而言，线状线的合理传播延迟（请参见图 4）为 178 ps/英寸，并且特性阻抗为 50Ω。通过测量线迹的导线电感和电容，并将这些值插入到下列方程式中，我们可以在板上验证这一结果：

(2)

或者

(3)

及

(4)

C_TR 为法拉/英寸为单位的线迹导线电容；L_TR 为享/英寸为单位的线迹导线电感；85 ps/英寸为空气介电常数；而 e_r 为材料介电常数。例如，如果微波传输带-板导线电容为 2.6 pF/英寸，则导线电感为 6.4 nH/英寸，而 D=129 ps/英寸，Z₀=49.4Ω。

图 4 微带板与带状线板横截面

集总式电路与分布式电路对比

传输线一经定义，下一个步骤便是确定电路布局代表集总式系统还是分布式系统。一般而言，集总式系统体积较小，而分布式电路则要求更多的板空间。小型电路具备有效的长度 (LENGTH)，其在信号方面比最快速电气特性要小。要成为合格的集总式系统，PCB 上的电路必须要满足如下要求：

（5）

其中，t_Rise 为以秒为单位的上升时间。

在 PCB 上实施一个集总式电路以后，端接策略便不是问题了。根本上而言，我们假设传送至传输导线中的驱动器信号瞬间到达接收机。

IBIS 模型的数据组织结构

根据 IC 的电源电压范围，一个 IBIS 模型包括三、六或者九个角的数据。决定这些角的变量为硅工艺¹、电源电压和结温。某个器件模型的具体工艺/电压/温度 (PVT) SPICE角对创建精确的 IBIS 模型至关重要。额定值不同，硅工艺也各异，创建的模型也有弱有强。设计人员根据组件的电源要求定义电压设置，并让其在额定值、最小值和最大值之间变化。最后，根据组件的指定温度范围、额定功耗和封装的结点到环境热阻，即 θ_JA，来确定组件硅结点的温度设置。

表1列举了一个例子，其为三 PVT 变量及其与 TI 24 位生物电势测量 ADC ADS129x 系列的 CMOS 工艺关系。这些变量用于实施六次SPICE模拟。第一次和第四次模拟均使用额定工艺模型、额定电