IBIS 模型：利用 IBIS 模型研究信号完整性问题

源电压和室温条件下的结点温度。第二次和第五次模拟均使用弱工艺模型，低电源电压和高结温。第三次和第六次模拟使用强工艺模型、更高的电源电压和更低的结温。PVT值之间的关系映射CMOS工艺的最佳角。

表 1 ADS1296 IBIS 模型的 PVT 模拟角

输入和输出引脚的阻抗

任何信号的引脚阻抗均由加至模型阻抗的封装电感和电容组成。图 5 中，关键字"[Component]"、"[Manufacturer]"和"[Package]"描述了一个具体的封装，即64引脚PBGA（ZXG）。具体引脚的封装电感和电容可在"[Pin]"关键字下面找到。例如，在引脚 5E 处，信号 GPIO4，可找到 L_pin 和 C_pin 值。该信号和封装的 L_pin（引脚电感）和 C_pin（引脚电容）值为 1.4891 nH 和 0.28001 pF。

第二个重要的电容值为硅电容，即C_comp。C_comp值可在 ads129x.ibs 文件的模型 DIO_33 列表中的"[Model]"关键字下面找到（参见图 6）。该模型中的C_comp 为 DIO 缓冲器的电容，其电源引脚电压为 3.3V。"|"符号表示注释；因此，该列表的有效C_comp值为3.0727220e-12 F（典型值）、2.3187130e-12 F（最小值）和 3.8529520e-12 F（最大值），PCB 设计人员可从中选取。在 PCB传输线设计阶段，3.072722 pF 典型值为正确的选择。

图 6 ads129x.ibs 文件 C_comp 值模型 DIO_33 列表

图 7 端接-校正策略

输入和输出阻抗对信号传输至关重要。下列方程式定义了 IBIS 模型引脚的特性阻抗：

（6）

输出升降时间

在整个行业中，升降时间规范的惯例是使用输出信号在 10% 和 90% 轨至轨信号之间摆动所需的时间，其一般为 0 到 DV_DD。"IBIS 开放式论坛"的升时间定义相同，其获得采用是由于 CMOS 开关波形尾部较长。

IBIS 模型内的输出、I/O 和三态模型，有一些位于"[Ramp]"关键字下面的规范，该关键字针对 R_load (test load)、dV/dt_r (rise time) 和 dV/dt_f (fall time)。升降时间数据范围为电压-输出信号的 20% 到 80%。如果典型 dV/dt_r 值的分母乘以 0.8/0.6，则升时间值将在 20%-80% 摆动到 10%-90%摆 动之间变化。请注意，该数据代表一个电阻性负载 （R_load） 的缓冲器。ads129x.ibs 文件中，DIO_33 数据假设为一个 50-Ω 负载，因此该数据未达到 DV_DD。该计算产生的数值，为各种传输线计算提供了正确的 t_Rise 值，例如 f_Knee、f_3dB 和升沿长度。

利用 IBIS 设计传输线

本文以讨论一个错配端接阻抗的 PCB 作为开始。之后，我们通过 IBIS 模型，了解和查找这种传输问题的一些关键组成元素。就此而言，这种问题应该有解决的方案。图 7 显示了端接校正策略，而图 8 则显示了校正之后的波形。

图 8 端接校正的稳定信号

若想设计 PCB 传输线，第一个步骤便是从产品说明书收集资料。第二个步骤是检查 IBIS 模型，找到无法从说明书中获取的一些参数-输入/输出阻抗、升时间和输入/输出电容。在进入到硬件阶段，需利用 IBIS 模型找到一些关键的产品规范，并对最终设计进行仿真。