高速多模式RS编码的设计方案

数据，rdy表示输出数据有效的信号，输入时钟频率为75 MHz，采样时钟频率为150 MHz.通过对比图3的仿真结果和图4的在线测试结果，可以验证在高速的时钟下设计的正确性。

　　4 结语

　　本文提出了一种基于L-DACS1系统中高速多模式RS 编码的设计方案。本方案先阐述了L-DACS1系统中多模式RS编码器的工作原理，利用FPGA设计实现了可以在高速多模式条件下正常工作的RS 编码器。同时用Verilog HDL 硬件描述语言对此设计进行了仿真验证，最后使用75 MHz的主时钟频率，在Xilinx 公司Virtex-5 系列XC5VLX110-F1153型号芯片下完成了硬件的调试，仿真及在线测试结果表明，达到了预期的设计要求，并用于实际项目中，以此证明该方案具有较强的实用性。（作者：刘海涛，杨志强，李重仪）