什么是触发器?锁存器和触发器的区别?
忆功能,这就使得触发器能够记忆二进制信息。
触发器逻辑功能的表示方法有:
(1)状态表或功能表:状态表中包括输入激励信号取值,触发器的原始状态(亦称初态)取值和翻转后的状态(亦称次态)的取值。而功能表则只列出输入激励信号取值和触发器次态取值,比较简洁。
(2)状态方程:由状态表归纳而列写出的逻辑方程。
(3)状态转换图。
(4)波形图(又称时序图):画出对应输入状态波形的输出状态波形。
锁存器和触发器的区别
锁存器和触发器是具有记忆功能的二进制存贮器件,是组成各种时序逻辑电路的基本器件之一。区别为:latch同其所有的输入信号相关,当输入信号变化时latch就变化,没有时钟端;flip-flop受时钟控制,只有在时钟触发时才采样当前的输入,产生输出。当然因为latch和flip-flop二者都是时序逻辑,所以输出不但同当前的输入相关还同上一时间的输出相关。
1、latch由电平触发,非同步控制。在使能信号有效时latch相当于通路,在使能信号无效时latch保持输出状态。DFF由时钟沿触发,同步控制。
2、latch对输入电平敏感,受布线延迟影响较大,很难保证输出没有毛刺产生;DFF则不易产生毛刺。
3、如果使用门电路来搭建latch和DFF,则latch消耗的门资源比DFF要少,这是latch比DFF优越的地方。所以,在ASIC中使用 latch的集成度比DFF高,但在FPGA中正好相反,因为FPGA中没有标准的latch单元,但有DFF单元,一个LATCH需要多个LE才能实现。latch是电平触发,相当于有一个使能端,且在激活之后(在使能电平的时候)相当于导线了,随输出而变化。在非使能状态下是保持原来的信号,这就可以看出和flip-flop的差别,其实很多时候latch是不能代替ff的。 4、latch将静态时序分析变得极为复杂。
5、目前latch只在极高端电的路中使用,如intel 的P4等CPU。 FPGA中有latch单元,寄存器单元就可以配置成latch单元,在xilinx v2p的手册将该单元成为register/latch单元,附件是xilinx半个slice的结构图。
一般的设计规则是:在绝大多数设计中避免产生latch。它会让您设计的时序完蛋,并且它的隐蔽性很强,非老手不能查出。latch最大的危害在于不能过滤毛刺。这对于下一级电路是极其危险的。所以,只要能用D触发器的地方,就不用latch。
有些地方没有时钟,也只能用latch了。比如现在用一个clk接到latch的使能端(假设是高电平使能),这样需要的setup时间,就是数据在时钟的下降沿之前需要的时间,但是如果是一个DFF,那么setup时间就是在时钟的上升沿需要的时间。这就说明如果数据晚于控制信号的情况下,只能用latch,这种情况就是,前面所提到的latch TIming borrow。基本上相当于借了一个高电平时间。也就是说,latch借的时间也是有限的。
对latch进行STA的分析其实也是可以,但是要对工具相当熟悉才行。不过很容易出错。当前PrimeTIme,是支持进行latch分析的。现在一些综合工具内置的STA分析功能也支持,比如RTL compiler, Design Compiler.除了ASIC里可以节省资源以外。latch在同步设计里出现的可能还是挺小的,现在处理过程中大都放在ff里打一下。
触发器的触发方式
触发方式是研究触发器翻转时刻与时钟脉冲间的关系,在各类触发器中,存在三种触发方式:电平触发方式、主从触发方式、边沿触发方式。
1、电平触发方式
电平触发方式分为二种:高电平触发方式(在时钟脉冲C=1期间翻转);低电平触发方式(在时钟脉冲C=0期间翻转)。
电平触发方式结构简单、触发速度快。在时钟信号有效电平期间(C=1或C=0),触发器总是处于可翻转状态,输入信号的变化都会引起触发器状态的变化。在时钟信号无效电平期间,触发器状态保持不变。因此,在时钟信号有效电平宽度较宽时,触发器会连续不停地翻转。如果要求每来一个C脉冲触发器仅翻转一次的话,则对时钟脉冲的有效电平的宽度要求极为苛刻,所以实际中应用并不广泛。
2、主从触发方式
主从型JK触发器、由主从型JK触发器转换的各种功能的触发器都属于这种触发方式。这种触发方式的工作特点是:克服了在C有效电平期间多次翻转现象,具有一次翻转特性。就是说,在C有效电平期间,主触发器接受了输入信号发生一次翻转后,主触发器状态就一直保持不变,也不再随输入信号J。K的变化而变化。一次翻转特性有利有弊:利在于克服了空翻现象;弊是带来了抗干扰能力差的问题。
3、边沿触发方式
为了免除C=1期间输入信号不许扰动的限制,可采用边沿触发方式。其特点是:触发器只在时
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