加法器是什么?加法器的原理,类型,设计详解
在拓扑上,两条分支用公共的漏区,达到最少的接触孔和金属互连,比"串并"和"并串"的晶体管配置方式规整,且寄生电容校加法器电路上的延迟值旁路逻辑不能实现传输门,因而不能用传输门实现同或和异或,但是容易证明,三态门在速度和功耗方面都比传输门优越。
参照传输门的结合方式,我们用两个三态反相器和一个反相器实现了同或门。实现了式(13)括号内的两个同或逻辑,平均只需要1级门延时,而用普通门实现的"与非或与非"形式的同或门需要2级或3级门延时。由上面的同或门设计得到启发,根据形如式(13)的逻辑,设计了一个10管单元uTIandor2。
该单元电路实现s=c0CK+0CKN,只要把式(12)~(15)中的括号部分从CK和CKN输入,输出就相应得到了s0~s3。仅当CKN=时,电路(a)两边均是三态反相器,构成图5(b)的同或门,两个反相器交替导通,s=c0⊙CK;当CKN=CK(发生几率比较大),左边P管和右边N管,或者左边N管和右边P管交替导通,输出s=CK,从而屏蔽了c0的变化。考察第一组4位CLA中的进位产生逻辑最复杂的s3,参考式(15),当g2,g1,g0均为0,p2,p1,p0均为1时,s3=gs3⊙c0,显然这是一种特殊情况,即低位各位都不产生进位,但可以传递进位时,直接把c0传至高位与gs同或即可产生和。c0在各位和生成逻辑的最后一级才加入,可以消除过早加入带来的不必要的翻转。左右两块交替导通,只存在下拉或上拉延时,有类似动态电路延迟小的优点。仅用了10个晶体管,比常规门实现的积之和节省8个。
加法器的类型
全加器引入了进制值的输入,以计算较大的数。为区分全加器的两个进制线,在输入端的记作Ci或Cin,在输出端的则记作Co或Cout。半加器简写为H.A.,全加器简写为F.A.。半加器:半加器的电路图半加器有两个二进制的输入,其将输入的值相加,并输出结果到和(Sum)和进制(Carry)。半加器虽能产生进制值,但半加器本身并不能处理进制值。全加器:全加器三个二进制的输入,其中一个是进制值的输入,所以全加器可以处理进制值。全加器可以用两个半加器组合而成。
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