数字匹配滤波器的递归折叠实现

由于SRL16E进行16位移位操作，为了保证其时延等于Tc，移位周期必须为Tc/16.把R×Ts/16定为延迟线的工作时钟周期，那么工作时钟频率为chip速率的16倍，即采样率的C倍，其中C△16/R，因此每C个工作时钟周期才输入一个新样本。不妨假设新样本在第nC个工作时钟周期（后面简称为时刻）到来，其中n为整数。如果时刻m是C的整数倍，MUX把新样本推入延迟线，否则MUX把保持寄存器中的旧样本反馈到延迟线的输入端。

　　在nC时刻被MUX推入到延迟线入口的样本，在经过L×R个时钟周期后将在nC+L，×R时刻被推到保持寄存器中，然后在nC十L×R+l时刻（因为该时刻不是C的整数倍）将再次被送入到延迟线的入口，……;当该样本第C次进入保持寄存器后，已是C（L×R+n+1）时刻，此时.MUX将选入一个新的样本，而它将被抛弃。这样一个新样本在递归延迟线中刚好循环C次，历时C（L×R+1）时钟周期，从而实现了L×Tc+Ts时间的延迟。

　　下面分析递归延迟线各抽头的输出样本在时间上的相位关系。设nC时刻输入样本为x（n），那么抽头①～④处的输出样本应该是x（n- R），x（n2R），x（n-3R）和x（n-4R）;nC+1时刻延迟线输入的应该是已经延迟L×R+1时钟周期的样本，即x（n-L×R/C）;抽头 ①～④处的输出样本应该是x（n-R- L×R/C），x（n-2R-L×R/C），x（n- 3R-L×R/C）和x（n-4R-L×R/C）;第nC+c（0≤c≤C-1）时刻延迟线输入的应该是已经延迟c（LR+1）时钟周期的样本，即 x（n-c×L×R/C）。那么抽头①～④处的输出样本应该是x（n-R-c×L×R/C），x（n-2R-c×L×R/C），x（n-3R- c×L×R/C）和x（n-4R-c×L×R/C）。

　　可以看出，同一个抽头在相邻2个时刻输出的样本相差L×R/C个采样点，即1/C个码周期。这样递归延迟线把一个码周期内的信号样本分解到C个相位上，并在C个时钟周期内依次串行输出，从而以多相的方式实现了信号延迟的功能。

　　递归延迟线仅需L/C个延迟单元即可实现L×Tc时延，它以工作时钟频率提高C倍为代价，将资源消耗量压缩到优化前的1/C.例如，当R=4时，C=16/R=4，即资源消耗仅为原先的25%.

　　3 递归折叠DMF

　　3.1 递归折叠DMF的结构

　　递归延迟线不仅使抽头数减少到优化前的1/C，而且使抽头的样本输出速率增大C倍。与之对应，相关运算单元中乘法器和加法器的个数分别从L和L-1减少到 L/C和L/C-1，同时工作频率提高C倍。在C个工作时钟周期内，相关运算单元根据递归延迟线分解的信号相位，依次计算出C个相位上的接收信号与PN序列的部分相关值，并利用累加器完成部分相关值的合并，从而得到完整的相关值。根据这个思路，作者提出递归折叠结构的DMF如图3所示。

　　该结构在递归延迟线的基础上，折叠使用相关运算单元，从而用一个L/C抽头的DMF完成L阶匹配滤波运算。

　　图3是一个1/2递归折叠滤波器，其参数为：L=8，R=8，C=2用1个4抽头DMF时分复用实现了8阶匹配滤波。时序分析与上节相似。不失一般性，假设在偶时刻输入新样本，那么在第0，2，4，6，…时刻MUX将输入样本推入延迟线，在第1，3，5，7，…时刻，MUX将保持寄存器中的样本反馈到延迟线的入口。经过一段时间后，某个抽头在偶时刻的样本与其在下一时刻输出的样本在相位上将相差半个码相位周期，因此在相邻的时钟周期内，加载到各抽头的乘法系数也相差半个码相位周期。累加器合并奇、偶时刻的部分相关结果，从而得到完整的结果.

　　图4为l/4递归折叠滤波器的结构框图。（参数为L=8，R=4，C=4）。时序更加复杂，在相邻时钟周期内，抽头样本之间的相位差为1/4码周期.

　　3.2 递归折叠DMF与传统DMF资源消耗对比

　　为了评估优化效果，表1给出了采用基本结构和改进的折叠结构实现DMF所消耗的资源（L=256，M=4，R=4，采样率为fs）.

　　从表1可以看出，除了需要1个额外的累加器以及L/C个C输入数据选择器之外，递归折叠DMF所消耗的资源（包括SRLL6E、乘法器和加法器）压缩到接近未优化结构的l/C，但是其工作时钟频率也提高到原来的C倍，这也证明了硬件规模和工作频率可以互换。

然而工作时钟频率的提高是有限制的，更高的工作频率要求采用档次更高的FPGA或者需要在FPGA的细节实现中付出更高的代价，因此在设计递归折叠DMF 时，需要统筹考虑chip速率、过采样倍数和FPGA的工作时钟频率。例如。对于xilinx Virtex2系列FPGA，当chip速率不超过10 MHz/s时，可以选用1/