FPGA实战开发技巧（9）

后，再将其切换到用户所需的工作电压。当然，FPGA和PROM也可以自适应3.3V的I/O电平以及JTAG电平，但需要进行一定的改动，即添加几个外部限流电阻，如图5-22所示。在主串模式下，XCFxxS系列PROM的核电压必须为3.3V，XCFxxP系列PROM的核电压必须为1.8V。

图5-22 3.3V的JTAG配置电路示意图

图5-22中的RSER、RPAR这两个电阻要特别注意。首先，RSER= 68Ω将流入每个输入的电流限制到9.5mA ；其次，N= 3三个输入的二极管导通，

RPAR = VCCAUX min/ NIIN = 2.375V/(3*9.5mA)
=83 Ω或82 Ω ( 与标准值误差小于5%的电阻 )

(3)CCLK的信号完整性

CCLK信号是JTAG配置数据传输的时钟信号，其信号完整性非常关键。FPGA 配置电路刚开始以最低时钟工作，如果没有特别指定，将逐渐提高频率。CCLK信号是由FPGA内部产生的，对于不同的芯片和电平，其最大值如表F-1所示。

表5-1 不同PROM芯片的最大配置时钟频率

3．配置多片FPGA

多片FPGA的配置电路和单片的类似，但是多片FPGA之间有主(Master)、从(Slave) 之分，且需要选择不同的配置模式。两片Spartan 3E系列FPGA的典型配置电路如图5-23所示，两片FPGA存在主、从地位之分。

图5-23 主从模式下两片FPGA的配置电路