我对VHDL的延时理解
时间:02-11
来源:网络整理
点击:
递,至少在分析上是这样的。一个delta内使用的均为旧的值,新开的delta 使用的就是上一个delta计算出的更新值,就这么回事。
- 基于可编程逻辑器件的数字电路设计(10-16)
- 基于Max+PlusⅡ与VHDL的数字电压表设计(08-26)
- 基于VHDL和CPLD的智能数字电压表设计(10-09)
- 基于Multisim的VHDL建模与仿真(09-25)
- 基于Altera CPLD的水轮发电机组转速监控系统的设计(10-16)
- 基于FPGA的等精度频率计的设计与实现(11-03)
