FPGA设计全流程:ModelsimSynplify.ProISE
ISE,用"EDIF"作为文件输入;("EDIF"文件由Synplify.Pro软件生成,作为终端设计文件,可以被大多数的FPGA开发环境识别,例如ISE,Quartus,ispLevel。) ◆ 在建立了ISE工程后,可以加入其他两个文件,一个是与内核相关的"*.xco"文件,另一个是与DCM结构有关的"*.xaw"; ◆ 现在可以生成需要仿真的所有的模块;(点击下划红线的选项) ◆ 如果想仿真post-PAR模块,最好首先定义引脚,特别是专用的外部时钟引脚; ◆ 启动"map"程序中的"Floorplaner"选项来定义引脚; ◆ "DCMs"和"IBUFGs"应该被放在正确的位置。 仿真是用来验证设计的时序和功能是否正确的调试方法之一。 在验证调试电路和观察波形的过程中,应该进行四个不同类型的仿真。 不同的仿真类型针对的不同的平台。功能仿真用来验证设计的功能是否正确; post-translate仿真用来验证设计的基于原语延时;post-map仿真用来仿真基于原语延时和网络延时;最后,post-PAR仿真在post-map仿真的基础上加入了输入输出和布线延时。 我不会给出演示设计的全部详细的仿真过程,但是给出了重点和重要的步骤。只给出了post-PAR仿真过程,列出了对于所有其他三种仿真需要的不同文件。(实际上,不同的文件是不同的参考时序模型:<DesignName>_translate.v是post-translate模型,<DesignName>_map.v是post-map模型。) ◆ 对于post-PAR仿真,需要四种类型的文件,"glb1.v"是用来作FPGA全局复位的(从"$Xilinx/verilog/src"目录中拷贝),"<DesignName>_TImesim.v"用来作post-PAR仿真(必须命名为<DesignName>.v),<TestBenchName.v>用来作仿真用和<DesignName>_timesim.sdf用来作时序后注。◆ post-map仿真跟上述类似,post-translate没有"*.sdf"文件,功能仿真除了没有"*.sdf"文件外还没有"glb1.v"文件;◆ 通过点击"Simulation"菜单下的"Start Simulation"命令把前面讨论过的三个Xilinx库文件加入到当前仿真库中;◆ 在"Design"栏中选择"glb1"和"<TestbenchName>",仿真设计;◆ 在"Transcript"窗口中输入"add wave*"命令,你就可以到在波形窗口中出现了信号。
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