FPGA组成、工作原理和开发流程

　　1. FPGA概述

　　FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点

　　2. FPGA芯片结构

　　FPGA芯片主要由三部分组成，分别是IOE（input output element，输入输出单元）、LAB（logic array block，逻辑阵列块，对于Xilinx称之为可配置逻辑块CLB）和Interconnect（内部连接线）。

　　2.1 IOE

　　IOE是芯片与外部电路的物理接口，主要完成不同电气特性下输入/输出信号的驱动与匹配要求，比如从基本的LVTTL/LVCMOS接口到PCI/LVDS/RSDS甚至各种各样的差分接口，从5V兼容到3.3V/2.5V/1.8V/1.5V的电平接口，下面是ALTERA公司的Cyclone IV EP4CE115F29设备的IOE结构

　　EP4CE115F29设备的IOE结构图

　　FPGA的IOE按组分类，每组都能够独立地支持不同的I/O标准，通过软件的灵活配置，可匹配不同的电器标准与IO物理特性，而且可以调整驱动电流的大小，可以改变上/下拉电阻，Cyclone IV设备有8个IO blank（组），见下图：

　　Cyclone IV设备的IO组

　　2.2 LAB

　　LAB是FPGA的基本逻辑单元，其实际的数量和特性依据所采用的器件的不同而不同，EP4CE115F29设备的每个LAB的布局包括16个LE、LAB控制信号、LE carry chains、Register chains和Local interconnect，其LAB结构图如下：

　　LAB结构图

　　LE是Cyclone IV设备最小的逻辑单元，每个LE主要有LUT和寄存器组成的，

　　LE的结构图

　　查找表LUT（Look-Up-Table）其本质是一个静态存储器SRAM，目前FPGA多采用4输入的LUT，每个LUT可以看作一个有4位地址线的16x1的RAM。当我们通过原理图或HDL语言描述了一个逻辑电路后，FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM。这样，在FPGA工作时，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出。

　　LUT的实现原理图

　　2.3 Interconnect

　　FPGA内部连接线很丰富，根据数据手册的描述，主要有图3中的Row interconnect、column interconnect、Direct link interconnect、和Local interconnect和Register chain interconnect（寄存器之间连接的连接线）。

　　内部连接线联通FPGA内部的所有单元，而连线的长度和工艺决定着信号再连接线上的驱动能力和传输速度。在实际开发中，设计者不需要直接选择连接线，布局布线器可自动地根据输入逻辑网表（这由综合生成）的拓扑结构和约束条件选择连接线来连通各个逻辑单元，所以，从本质上来说，布线资源的使用方法和设计的结果有密切和直接、直接的关系。

　　3. FPGA工作原理

　　FPGA利用小型查找表（16×1RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端（见图4），触发器再来驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能，FPGA允许无限次的编程。

　　4. FPGA开发流程

　　原理图和HDL（Hardware description language，硬件描述语言）是两种最常用的数字硬件电路描述方法，其中HDL设计法具有更好的可移植性、通用性和模块划分与重用性的特点，在目前的工程设计中被广泛使用，下面对FPGA设计熟悉电路时的开发流程是基于HDL的。

　　FPGA的开发流程

　　1） 系统功能设计

　　在系统设计之前，首先要进行的是方案论证、系统设计和FPGA芯片选择等准备工作。系统工程师根据任务要求，如系统的指标和复杂度，对工作速度和芯片本身的各种资源、成本等方面进行权衡，选择合理的设计方案和合适的器件类型。一般都采用自顶向下的设计方法，把系统分成若干个基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接使用EDA元件库为止。

　　2） RTL级HDL设计

RTL级（Register Transfer Level，寄存器传输级）指不关注寄存器和组合逻辑的细节（如使用了多少个逻辑门、逻辑门的连接拓扑结构等），通过描述数据在寄存器之间的流动和如何处理、控制这些数据流动的模型的HDL设计方法。RTL级比门级更抽象，同时也更简单和高效。RT