基于FPGA的系统促进提高电机控制性能

电机控制系统的性能有很大影响。通过利用高性能模拟信号调理器件和ADC，ADI公司智能驱动器套件提供精密电流和电压测量。测量路径分为控制器和驱动板两部分，如图6所示。

　　图6. 相电流信号链

　　相电流通过测量分流电阻上的电压来检测。取决于ADC是否靠近分流电阻，有两条可能的测量路径可以获得最高测量精度。如果ADC靠近分流电阻，则信号路径非常短，不易受到噪声耦合影响。分流电阻上的小差分电压由隔离式Σ-Δ调制器AD7401直接测量，而无需其他接口和信号调理电路。如果ADC远离分流电阻，则信号路径很长，容易受到噪声耦合影响，尤其是电源开关噪声和电机的噪声耦合。必须采取特别措施确保ADC与分流电阻之间的PCB走线和信号调理电路受到适当的屏蔽。分流电阻上的小差分电压被驱动板上的差动放大器AD8207放大，后者置于分流电阻附近以避免噪声耦合。信号从±125 mV 满量程输入范围放大至±2.5 V范围，以最大程度地降低耦合噪声的影响。放大后的信号又经过一个采用可编程增益仪表放大器（PGIA）AD8251的放大级，以确保ADC始终接收到经过适当缩放以适应输入范围的输入信号。放大后的模拟信号经过连接器进入控制板。连接器会屏蔽每个模拟信号，以降低噪声耦合影响。来自驱动板的模拟信号利用运算放大器ADA4084-2重新转换到AD7401输入范围。

　　电流和电压反馈信号链中的最重要器件是二阶隔离式Σ-Δ调制器AD7401A。这款高性能ADC 具有16位分辨率（无失码）、13.3有效位数（ENOB）和83 dB SNR。2线数字接口包括一个20 MHz时钟输入和一个1位数字位流输出。ADC输出利用sinc3数字滤波器重构。数据手册中提供了一个针对16位输出和78 kHz采样速率的滤波器模型和HDL 实现方案。输出分辨率和采样速率可通过改变滤波器模型和抽取来控制。78 kHz采样速率对许多应用可能是足够的，但某些情况需要更高的速率。这些情况下，可利用图7所示的滤波器库来将系统采样速率提至最高10 MSPS（真16位数据）。滤波器库包含n个sinc3滤波器，其采样时钟延迟T（即sinc3滤波器传播时间除以n）的倍数。数据选择器以周期T输出 ADC码。

　　图7. 滤波器库

　　相电流测量也可以由Zynq XADC执行。XADC信号测量链使用常规测量链的完整路径，并在AD7401 Σ-Δ调制器之后增加一个Sallen-Key模拟重构滤波器。该滤波器是在控制板上利用运算放大器AD8646实现，如图8 所示。隔离式Σ-Δ调制器和模拟重构滤波器的组合为实现XADC 输入信号的模拟隔离提供了一种便利、低成本的方法，同时不影响测量质量。

　　图8. XADC信号测量链

　　ADI公司智能驱动器套件带有一套Simulink控制器模型、完整的Xilinx Vivado框架和ADI Linux基础设施，便于用户完成电机控制系统设计所需的全部步骤——从仿真开始，经过原型开发，最终在生产系统上实现。

　　可以利用两个控制器模型（一个六步控制器和一个PMSM磁场定向控制器）来启动设计过程。图9显示了这两个控制器的高级视图。六步控制器实现一个用于BLDC电机的梯形控制器；FOC控制器提供一个FOC内核以便集成到控制系统中。

　　图9.Simulink控制器模型

　　工厂和控制器模型在仿真阶段创建，通过完整系统的行为仿真来验证控制器符合预期。控制器模型划分为由C代码和HDL 实现的多个部分，并指定时序、定点实现、采样速率和环路时间等约束条件以确保控制器模型的行为与在硬件实现中一样。图10显示了六步控制器的软件和HDL 划分。

　　图10.控制器的C代码和HDL划分

　　一旦控制器在仿真中经过全面验证，下一步便是在硬件平台上制作原型。针对ARM内核和可编程逻辑，Zynq SoC引导工作流程从划分为多个子系统的Simulink模型产生C代码和HDL。利用此工作流程，HDL转码器生成针对可编程逻辑的HDL，嵌入式转码器则生成针对ARM的C代码。MathWorks Zynq支持包支持从模型生成由算法C代码组成的ARM可执行文件（与AXI总线接口），并支持从模型生成由HDL代码组成的位流（与可编程逻辑引脚和 AXI总线接口）。图11显示了控制器实现及其与ADI智能驱动器硬件的关系。

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　　图11. 原型系统上的控制器实现

　　一旦将位流和可执行文件加载到硬件中，就可以开始控制器的运行测试。利用Simulink与运行开源Linux OS的嵌入式系统之间的以太网链路执行硬件在环（HIL）测试。轴转速等电机参数可以在Simulink中捕捉，并与仿真结果相比较，确保实际系统实现与模型相符。一旦控制算法测试完毕，便可将控制器转移到生产系统上。

除了智能驱