基于ARM的便携式1553B总线测试系统的设计与实现

　　为了方便对1553B设备进行测试，介绍了一种基于ARM9平台和FPGA的1553B总线测试系统的设计与实现方法。该系统以LPC3250作为微处理器，以CYCLONE I系列的EP1C6Q240C8芯片实现ARM与1553B协议芯片的接口逻辑。在Linux操作系统2.6內核下实现1553B的驱动程序。15 53B协议芯片采用BU-64843T8，以实现系统的便携性。

　　随着航空电子系统的发展，多路数据传输数据总线在航空电子系统中起着越来越重要的作用，其主要特点是集中控制、实时性要求高、分布处理。1553B 总线以其具有较高的可靠性和灵活性，广泛应用于军事、航空航天系统。传统的1553B测试设备采用普通计算机或工控机作为测试平台，通过PCI总线与被测设备通信，这对测试设备的携带造成极大不便。本文所阐述的测试系统以ARM9作为中央处理器，以DDC的BU-64843T7作为1553B协议芯片，从而实现系统的小型化和便携化，应用FPGA实现ARM时序与1553B时序的转换，并采用Linux操作系统以确保系统稳定可靠。

　　1 ARM与FPGA数据通信接口设计

　　1. 1 系统硬件介绍

　　该系统硬件由LPC3250核心板、外扩接口电路、FPGA和1553B协议芯片组成组成。系统架构如图1所示。

　　LPC3250微处理器面向低功耗、高性能的应用，采用ARM926EJ-S CPU内核，实现5级流水处理并采用哈佛结构，可工作在266 MHz的频率下，数据处理能力强大。

　　本系统外扩USB、RS232和网络接口，用于操作系统的烧写和驱动程序、应用程序的调试，并且配备实时时钟，可以掉电保持。为增加其可靠性，本系统在多处增加ESD芯片，以增强系统的抗静电能力。

　　FPGA采用Altera公司的Cyclone I系列的EP1C6Q240C8芯片，该系列芯片具有20 060个逻辑单元以及288 kb RAM，支持3.3V LVTTL/CM OS IO标准，可直接与ARM通信，无需进行电平转换。

　　1553B协议芯片选择DDC公司的BU-64843T8芯片。该芯片是世界上第一个将1553B协议芯片和隔离变压器集成到一体的芯片。因此，在布PCB时，会节省很大空间，从而使系统小巧，方便携带。

　　1.2 接口电路设计

　　LPC3250包括3个外部存储器接口，分别是NAND Flash控制器、Secure Digital控制器和外部存储器控制器（External memory controll er，简称为EMC）。EMC提供了系统总线与片外存储设备之间的接口功能，可实现与SDRAM、DDR SDRAM和SRAM设备的通信。该系统采用EMC的静态RAM接口与FPGA进行通信，该接口具有时序操作简单，接口速度快等特点。利用FPGA模拟静态RAM，并进行时序转换，从而实现ARM对1553B芯片的访问。图2为ARM与FPGA的接口电路图，由于1553B芯片内部RAM为 4K*16bit，因此数据线选用16位，地址线选用12位。通过EMC静态存储器控制器的配置寄存器，可将数据总线分别设置为8位、16位、32位。该系统需将配置寄存器的低两位设置为01，即16位总线。其他控制信号说明见表1所示。

　　1. 3 FPGA逻辑设计

　　若想成功访问1553B设备，必须严格按照1553B时序进行操作，然而EMC的时序与1553B的时序差异很大，因此需要进行时序转换，这通过一片FPGA来实现。BU-64843T8的控制信号主要包括，TRANSPARENT/BUFFERED*、STRBD*、SELECT*、RD /WR*、MEM/REG*、IOEN*、READYD*、ADDR_LAT/MEMOE*.RT_AD_LAT*，INT*等信号。

　　TRANSPARENT/BUFFERED*信号用于设定芯片工作在透明模式还是缓冲模式，该系统的1553B不需外扩存储器，工作在缓冲模式下即可，因此MEMOE*等信号可以不做考虑;STRBD*和SELECT*可接到一起，作为芯片的片选信号;RD/WR*为读写信号;MEM/REG*用来区分访问内部4K存储器资源还是寄存器资源;IOEN*有效时，标志芯片正在处理外部的访问;READYD*信号在本系统中十分重要，当ARM写时，READYD*有效表示数据成功写入芯片中，当ARM读时，READYD*有效表示数据线上的数据有效，可以使用;ADDR_LAT为地址锁存信号，对于总线未复用的处理器，该信号置为高;RT_AD_LAT*信号为RT地址锁存信号，该信号出现上升沿，即可将RT地址上的数据锁存到芯片内部，因此 RT地址无需一直保持着。INT*信号用于中断ARM，该信号经过FPGA与ARM的GPIO引脚相连，相应的GPIO引脚被配置为外部中断引脚。

　　FPCA的逻辑设计采用锁存的方式，即所有的地址信号、数据信号、读写、片选、EME/REG*信号通过锁存器直接打到总线上，这些信号在ARM访问期间一直有效。因此ARM需要进行多次写操作：先把要写的数据送出，再把要访问的地址和控制信息送出，之后循环读取READYD*信号，直到其有效，再进行下一次读写操作。相关的VHDL代码如下：

　　2 1553B驱动程序的开发原理与实现

2.1 文件操作