浅议低功耗、低噪声电源电路设计经验和感想

　　设计一个需要超低功耗的无线产品，一个3AH的电池要能工作5-6年，需要整个通信机制需要有省电的功能，也需要产品本身有超低功耗的能力。那么在设计低功耗、低噪声的电源的时候，如何一步一步的规划、选择器件、以及调试才能设计出一款给力的低功耗、低噪声的电源电路，其中有又哪些需要注意的呢？请看下文工程师的设计经验和技巧分享！

　　在做硬件系统设计时，需要选择正确的电源供电芯片，无论是设计消费数码电子还是无线传感设备，需要权衡好产品的各个功能需求。在对噪声抑制、耗电量、压降、和电源电压电流等指标做出评估和划定优先级后，才可以进行电源IC的选择。

　　每个信号路径需要"干净"的电源。电源管理是系统设计的最后部分。图1显示了如何为信号路径供电的实例系统。

　　

　　设计一个需要超低功耗的无线产品，一个3AH的电池要能工作5-6年，这个需要整个通信机制需要有省电的功能，也需要产品本身需要有超低功耗的能力，一个无线产品需要具有超低功耗需要从产品的几个构成部分来分析：

　　1）电源部分

　　2）RF部分

　　3）CPU部分

　　4）其他部分

　　这里结合我的工作做对电源部分的分析：

　　选择电源芯片原则：

　　1）选择工艺成熟，产品质量好，性价比好的厂家产品。

　　2）选择工作频率高的产品，降低周围器件，降低成本。

　　3）用封装小的，但要考虑输出电流的大小，一般都是小封装小电流，大封装大电流

　　4）选择技术支持好的厂家，特别是小公司选择电源器件时要注意，小公司别人不理睬你

　　5）选择资料齐全的，最好有中文的，样品可以申请的，最好有免费的，供货周期短的，最好不 要老停产

　　以上是从大的层面来做分析，包括设计和采购等方面来考虑。

　　从技术要求的层面来分析：

　　LDO 器件选择

　　LDO选择4个要素：压差、噪声、静态电流、共模抑制比。

　　仅仅从省电来说，主要看静态电流，有的LDO静态电流很小，1UA左右，就是LDO工作时，自身的耗电，这个参数在省电中很关键，越小肯定越好，但不可能为0，LDO的耗电有两个指标：一个为静态电流，一个为SET_OFF电流，要区分哦！！还有压差，这个好理解，压差为0就是很理想的LDO。

　　我现在用的是S-1206系列，日本的，用日货，没有办法，SOT23，路过的朋友介绍一个国货给我，质量要好的，还有R1180X系列，好像也是日本的。以上都是5ua以下的IQ值。

　　但是做RF的LDO，就需要考虑：噪声抑制了，因为RF这玩意对噪声的敏感度太高了。

　　电源抑制比PSRR （Power supply ripple rejection ratio））是反映输出和输入频率相同的条件下，LDO输出对输入纹波抑制能力的交流参数。和噪声（Noise）不同，噪声通常是指在10Hz至 100kHz频率范围内，LDO在一定输入电压下其输出电压噪声的均方值（RMS），PSRR的单位是dB，公式如下：PSRR=20 log（△vin/△vout）

　　电源影响信号路径性能

　

图2，电源抑制比（PSRR）是对从输入到输出纹波/噪声的衰减度量
 

　　并不意外的是，电源影响模拟信号完整性，这最终会影响整体的系统性能。提高信号路径性能的一种简单方法是选择正确的电源。在选择电源时，影响模拟信号路径性能的一个关键参数是电源线上的噪声或纹波。电源线上的噪声或纹波可以耦合到运算放大器的输出中，增加锁相环 （PLL）或压控振荡器（VCO）的抖动，或者降低ADC的SNR。低噪声和低纹波的电源还能改善信号路径性能。

　　电源线上的噪声或纹波的来源具有多样性。在系统内的高速数据和高频信号本身会产生噪声，PCB的印制线和连接线如果设计不当，可以形成发射天线的效应。数字IC，例如微控制器和现场可编程门阵列（FPGA）以及复杂可编程逻辑器件（CPLD）具有很快的边沿跳变速度，电流的大小变化很大，将产生电磁干扰辐射到系统中。IC硅片在内部产生热噪声，这是由于在温度高于绝对0摄氏度时分子的随机运动和碰撞产生的。

　　有三种常用的方法来使信号路径中的噪声和纹波最小：非常仔细的系统PCB布局、恰当的电源旁路处理以及正确的电源选择。尽管PCB的具体设计取决于系统，但就一般而言，PCB的布局需要考虑包括正确的器件布局、使信号路径连接线的长度最小以及采用实体的地等。

　　对电源轨进行旁路处理是一种常用的方法，这种方法通常在模拟IC产品手册中被推荐用于滤出噪声。信号路径IC可以具有分离的模拟、数字和PLL电源输入，建议每个采用自己独立的旁路处理。PLL电源和模拟电源对噪声和纹波最敏感。旁路电容、阻容（RC）滤波器以及EMI抑制滤波器使进入信号路径的电源噪声最小化。

正确的电源选择可以降