基于FPGA的SPI Flash控制器的设计方案

TxDummy）、传输数据状态（TxDATA）和接收数据状态（RxDATA）。除此以外，由于所有接收到的指令值都寄存在指令寄存器内，当一条指令执行完毕时需要将指令寄存器清空，以便接收下一条用户指令，所以设定一个清除指令状态（CLR_CMD）作为每一操作完成后的收尾状态。当状态机进入CLR_CMD状态后，表示当前操作已经完成，正将指令寄存器指令值清空；当状态机进入IDLE状态时，用户可输入下一操作指令，对SPI Flash进行下一操作。考虑到SPI Flash的响应时间，在以上工作状态中间插入了一些等待状态（WAIT）。

　　4.SPI Flash控制器验证

　　SPI Flash控制器IP核在Modelsim 6.5g上能够通过功能仿真，下面分析一下SPI Flash页面编程操作及数据读取操作的功能仿真。

　　4.1 页面编程操作

　　页面编程操作仿真波形如图3所示，图中截取输入00H和01H数据的波形，最多可连续输入一页 256字节数据。当用户输入页面编程指令02H，状态机进入txcmd状态，页编程指令02H通过spi_dout传输给SPI Flash.当tx_bit_cnt计数到8时，指令传输完毕，状态机在等待后进入txadd_h状态，同时tx_bit_cnt被清零，需写入数据的对应存储空间的起始地址高字节值89H被传输。当tx_bit_cnt计数到8时，高字节地址值89H被传输完毕，状态机在等待后进入txadd_m状态，同时tx_bit_cnt被清零，同上，地址中间字节67H和45H被传输。当add_h、add_m和add_l寄存器的值依次传输完毕，状态机进入 wait6状态，等待用户输入需写入SPI Flash的数据。当用户设定{sel，addr，wr}为10001b，状态机进入txdata状态，同时tx_new_data被置高，表示要传输新写入的数据。在txdata状态下，控制器将传输写入的第1字节数据00H，当tx_bit_cnt计数到8时，第1字节数据00H被传输完毕，tx_new_data被拉低，tx_empty被拉高，表示当前没有可传输的数据，状态机进入wait6状态，等待新数据写入。直到用户再次设定 {sel，addr，wr}为10001b，状态机再次进入txdata状态，同时tx_new_data被置高，表示写入的第2字节数据01H将要传输。当tx_bit_cnt计数到8，第2字节数据传输完毕，tx_new_data被拉低，tx_empty被拉高，状态机进入wait6状态。由于 GDQ25系列SPI Flash页面编程一次最多可写入256字节数据，所以用户在写入数据时，应注意最多写入256次数据，否则超过的数据将覆盖开始的数据。当状态机处于 wait6状态而用户想结束页面编程时，可向控制器输入NOP指令强制结束当前页面编程操作。状态机在接收到NOP指令后将进入clr_cmd状态和 idle空闲态，等待下一条指令的到来。当页面编程操作还没结束时，busy将一直被置高。

　　4.2 数据读取操作

　　读数据指令仿真波形如图4所示。当用户输入读数据指令03H，状态机进入txcmd状态，读数据指令通过spi_dout传输给SPI Flash。

　　当tx_bit_cnt计数到8时，指令传输完毕，状态机等待后进入txadd_h状态，传输要读出数据所在存储空间起始地址的高字节，同时tx_bit_cnt清零，以为下一个传输作准备。地址高字节寄存器add_h数值56H通过spi_dout 传输给SPI Flash，当tx_bit_cnt计数到8时，状态机进入txadd_m状态，传输地址中间字节，同理，控制器在状态txadd_m和状态 txadd_l状态下完成传输地址中间字节34H和地址低字节12H.当24位地址传输完毕，状态机在等待后进入rxdata状态，接收从spi_din 输入的第一字节数据01H.当rx_bit_cnt计数到8时，控制器完成第1字节数据的接收，rx_data显示为01H，状态机状态转换为wait8 状态，等待用户设定{sel，addr，wr}以接收第2字节。当用户设定{sel，addr，wr}为10000b时，状态机再次进入rxdata状态，接收从spi_din输入的第2字节数据02H，同时rx_ready被拉低，rx_empty被拉高，rd_data被拉高，表示将要读出新输入的数据。当rx_bit_cnt计数到8时，第2字节数据接收完毕，rx_ready被拉高，rx_empty为低，rd_data显示新接收的字节数据 02H，状态机经等待后重新进入wait8状态，等待用户再次设定{sel，addr，wr}值，接收第3字节数据值，同理，可读出SPI Flash内部所有数据。

　　当状态机处于wait8状态而用户想退出读数据操作时，可向控制器输入NOP指令强制结束当前读数据操作。状态机在接收到NOP指令后将进入clr_cmd状态和idle空闲态，等待下一条指令的到来。当读数据操作还没结束时，busy将一直置高。

　　5.结语

目前SPI Flash控制器IP核已经在XUPV5-LX110T FPGA开发板上通过硬件测试，并且将作为功能模块应用于SOC芯片设计。实践证明，基于FPGA的SPI Flash控制器能够简化SPI Flash读写操