各种 IP Core和参考设计
时间：04-20
来源：可编程逻辑器件 中文网站
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| A率/u率压缩 | A率/u率压缩与解压缩的IP core,将license添加到原有的MaxplusII或QuartusII的license中就可以直接使用，但源代码加密。 altera提供 |
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A/u率压缩解压缩 |
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| 16B/20B编解码 | 16B/20B编解码 Xilinx提供 |
使用手册 |
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| DDS | 直接频率合成，Quicklogic提供,部分源文件是Quicklogic 专用文件 |
使用手册 |
Verilog代码 |
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| 曼彻斯特编解码 | 曼彻斯特编解码 Xilinx提供 |
使用手册 |
VHDL代码 Verilog代码 |
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| 1553编解码 | MIL-STD-1553 编码与解码 Lattice提供 |
verilog代码与文档 |
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| 串并转换 | 通过多通道串-并转换器将多个同步串行数据流转换为并行数据 xilinx提供 |
使用手册 |
HDL代码下载 |
| 键盘扫描 | 键盘扫描程序，xilinx提供，设计文件用ISE打开 |
使用手册 |
设计文件下载 |
| DES | 高速DES和3DES加密、解密参考设计 Xilinx提供 |
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| 色度空间变换 | Color Space Converter （RGB转换YCbC） Xilinx提供 |
使用手册 |
VHDL/Verilog |
| LFSR 代码自动生成工具v1.2 | 线形反馈移位寄存器（LFSR）是数字系统中一个重要的电路结构，本程序可以自动产生AHDL,VHDL,Verilog的代码及电路原理图。不清楚LFSR的用户可以先阅读这一篇文章 |
使用手册 |
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通用存储器 |
包括各种类型存储器的VHDL描述，如FIFO，双口RAM等 |
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VHDL代码库 |
| FreeCore Library 1 | 免费的AHDL模块库,包括IIC控制器,DRAM控制器,UART等28个模块,AHDL源代码 | ||
| FreeCore Library 2 | 包括9个免费的VHDL/VerilogHDL参考设计,如SDRAM控制器等 （2002年8月更新！） | ||
| Free-IP core | 提供几个VHDL的免费IP Core,如RAM,CPU等 | ||
| Opencore | 一个致力于发展公开IP核的组织，向工程师提供一些免费IP，如PCI等，但很多core只能供参考，未经过完整测试，可能会存在一些问题。 | ||
- 基于可编程逻辑器件的数字电路设计(10-16)
- 基于Max+PlusⅡ与VHDL的数字电压表设计(08-26)
- 基于VHDL和CPLD的智能数字电压表设计(10-09)
- 基于Multisim的VHDL建模与仿真(09-25)
- 基于Altera CPLD的水轮发电机组转速监控系统的设计(10-16)
- 基于FPGA的等精度频率计的设计与实现(11-03)