基于FPGA的通用网络下载器硬件设计

CB设计需注意叠层设计，ARM和FPGA间高速总线的设计以及LVDS总线的阻抗匹配及信号约束问题。

　　根据TI的参考手册，通常的叠层结构为LVDS信号层、电源层（分割成LVDS电平电源和TTL电平电源）、地层（分割成LVDS电平地和TTL电平地）和TTL信号层，如图7所示。

　　图7 PCB叠层结构图

　　但在实际设计中，由于叠层的设计，不可能单独列出较多层，对于TTL和LVDS信号的地层也无需进行分割，因其会破坏地层的完整性，在确保完整地的情况下，可对其他地层TTL和LVDS信号分割。总之，在保证地层完整的情况下，使LVDS信号和TTL信号尽量分离，最好是在不同的层进行布线。在本PCB板的设计中，使用6层叠层结构：TOP-GND1-INNER-POWER-GND2-BOTTOM，其中TOP和BOTTOM层走LVDS信号，INNER 和GND2走LVTTL信号，这样既保持了信号的分层，也保持了完整的信号回流路径。

　　LVDS信号频率可达600 MHz以上，所以差分线要求严格等长，差分对内最好不超过10 mil（0.254mm），若频率低于600 MHz，该约束值可适当放宽，但上限不能超过75 mil。不同LVDS对间的布线最大差值不超过200 mil。文中在Cadence16.3的约束设置中，具体设置如下。

　　图8 PCB叠层设计图

　　图9 PCB布局布线图

　　表1 PCB约束规则表

　　差分阻抗的不匹配会产生反射，有10%的阻抗不匹配便会产生5%的反射，所以需根据不同的情况进行不同的匹配控制。LVDS信号的差分特性阻抗为 100 Ω，对于LVDS信号发射端（TX），采用差分对各自串联精度为1%的50 Ω电阻进行匹配，这样既保持了信号传输的功率要求，又满足了阻抗控制的要求。

　　图10 数据测试图

　　4 实测结果

　　下载器性能实测时，将LVDS接口接收和发送部分回环连接，可使用网络调试助手发送55 AA组成的1 032 Byte的数据包，测试下载器的功能。结果如图10所示，从图中可看到，下载器稳定的收发数据。

　　5 结束语

　　设计的网络下载器将FPGA在信号处理中的优势和ARM芯片在网络通信中的优势相结合，在PCB设计中对于LVDS接口的阻抗、高速线时序以及叠层进行了设计，较好地保证了系统硬件的可靠性，并在实际使用中达到了良好的效果。