Layerscape架构：深入理解下一代QorIQ LS系列SoC

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　　18世纪的发明家查尔斯·巴贝奇（Charles Babbage）是开路先锋。尽管他发明的"差分机"重达五吨，拥有20，000多个运动零件，这台机器仍然是卓越非凡的发明物，因为它是可以重复编程的。对于所有硬件而言，它便是从中脱颖而出的神奇软件。

　　在现代，全球工程设计团队的调查显示，他们编写软件的时间要比创造硬件的时间更多。工程设计公司雇佣的程序员也比工程师数量更多，而且开发人员在选择MPU芯片之前，绝大多数都会首先选择运行芯片的软件环境。他们营销部门的同事深知，软件可以提供令产品卓然不群最为直接的捷径。原始代码可以提供"附加值"：独一无二的要素可以令一种产品在鱼龙混杂和快速发展的市场中脱颖而出。

　　这不是说硬件并不重要：恰恰相反。硬件设计的重要性实际上已经变得显而易见。硬件需要快速推出，性能经过优化可以实现开箱即用，并且具备软件意识。

　　接下来的步骤

　　如果MPU只是达到目的的手段——即释放现有软件基础能力的途径或者钥匙——接下来重要的一步便是选择正确的钥匙。十分普及的处理器架构（例如Intel® x86）可以提供丰富的x86软件配置，其中大多数都为个人计算机市场开发。同样，Power Architecture®、ARM®或者MIPS架构都配置包含了各自软件"俱乐部"的成员。如果目的是为了运行个人计算机软件，x86处理器属于必备的选择。对于嵌入式或者工业市场而言，开发人员的选择方案则更加灵活。

　　当大多数程序仍然采用汇编语言编写的时代，处理器的选择也决定了程序员的选择。开发人员专门致力于各种不同的CPU指令集，勤奋钻研他们各自首选的ISA。代码本身与编写代码的人才相比同样一样不易转换移植；为一个处理器系列编写的软件对于另一个处理器系列完全无用，除非作为下一次的实例解释如何构建代码。编码的捍卫者会为汇编语言辩护，声称它的高效与快速，而他们的业务经理通常会嘲笑它开发缓慢、过度臃肿、只能针对于一种硬件平台、难以移植，对于没有深入原始开始工作的人员而言太过神秘莫测。

　　理想情况下，软件可以实现快速和高效性，同时可以快速轻松地进行开发与维护。没有技术已经实现这种理想的情况，尽管已经实现了汇编水平编程的过渡，向更高水平的语言（例如C语言）迈进，这提供了极大程度的帮助。如今，不到10%的嵌入式开发人员还在普遍使用汇编语言；超过70%的开发人员几乎只在使用C或C++语言。可移植操作系统对此也有帮助。特别是Linux®适用于几乎所有处理器架构和所有硬件配置，使它成为了嵌入式开发人员近乎通用的平台。

　　在可移植编程语言和通用平台之间，这个行业比以往任何时候都更有可能实现代码效率（从运行时性能角度考虑）和开发效率（从成本、上市时间和可维护性角度考虑）之间的理想平衡。性能与灵活性和易用性之间的平衡成为了嵌入式处理器供应商之间争相竞逐的领域。这便是软件感知架构变得至关重要的原因所在。软件感知架构是帮助客户通过性能优化的代码库和（便于实施的）软件，可以充分利用和轻松挖掘架构能力和功能的一种平台。

　　Layerscape架构介绍

　　Layerscape架构是下一代QorIQ LS系列片上系统（SoC）的底层系统架构。从一开始便旨在充分利用新的开发、提取和效率现实条件（从字面的双重含义理解），Layerscape架构的创建是为了让程序员找到极为轻松的方式"释放"每一块芯片的性能。该架构延伸了当前向多核芯片设计发展的趋势（包含同构和异构），以获得性能最大化，同时也可以提取足够的复杂硬件，以便让软件开发变得高效、可维护、灵巧、快速和相对简洁。简而言之，Layerscape架构可以实现手写汇编语言代码的性能和效率与高等级语言易用性和现代代码可维护性之间的平衡。

　　Layerscape架构可以视为QorIQ P和T系列内数据路径加速架构（DPAA）的演进——这是一种由多个CPU内核与加速器本身支持网络接口和加速器的基础设施。

　　Layerscape架构方框图
 

　　图1. 所有LS系列芯片都采用逻辑方式（尽管并非总是从物理角度）被划分为三个层次。最高层包括任意类型的处理器，例如基于Power Architecture或者ARM技术的处理器。向下一层可以通过缓冲区、队列和API访问，能够提取实施项目的详细信息。

Layerscape架构可以扩充DPAA，在ISO网络模型的独立层中单独地适当加速，这取决特定的芯片。有些芯片（例如）可以处理软件压缩，而其他芯片拥有专用的硬件加速器。无论