EMCCD图像传感器CCD97时序驱动电路的设计

地) , 即可实现上电后， 将存储器件中的数据传送到EP1C3T100 中。系统通过ARM 加载驱动程序实现对FPGA 的配置， 驱动FPGA 产生CCD 的工作时序。本系统选用Atmel 公司的AT 91RM9200 的处理器。它是基于ARM920T 内核， 主频为180 MHz, 运行性能可达200 MIPS, 拥有独立的16 KB 指令和数据Cache, 并配备有16 KB 的SRAM 以及128 KB的ROM。

　　EP1C3T 100 芯片内含1 个PLL, 外接40 MHz 有源晶振为PLL 提供时钟。时钟模块通过Quartus 的megafunct ions 下的altpll 配置生成。采用非补偿模式， 输入/ 输出时钟比为5 ：1, 输出的2 路时钟c0, c1 均为200 MHz。其中c0 为clk_gen 模块提供基础时钟。

　　同时c1 产生相位需要调整的RΦ2HV, 用以满足CCD97 增益寄存器转移过程中的严格时序要求。

　　在FPGA 时序发生设计中， 依照CCD97 工作的流程， 进行逆序设计。从最高频率的像素移位读出时钟到行转移时钟最后到帧转移这样的流程进行设计。框图如图4 所示。

　　图4 驱动时序设计框图

　　2. 2. 1 I Φ, S Φ, RΦ 驱动设计：

　　在设计I Φ, SΦ 以及RΦ驱动电路时， 统一采用Elantec 半导体公司的EL7457。它是高速四通道CMOS 驱动器， 能工作在40 MHz, 并提供2 A 的峰值驱动能力， 以及超低的等效阻抗( 3Ω ) , 它具有3 态输出， 并通过OE 控制， 这对于CCD 的驱动来说， 容易实现灵活的电源管理。为了简化设计， 固定RΦ2HV 的电压幅值为典型值。在组成IΦ和S Φ 的驱动电路时必须考虑CCD97 驱动端的等效电容和电阻， 如表2 所示。

　　图5 CCD97 驱动电路结构原理框图

　　表2 CCD97 驱动端等效电容及电阻

　　电路的时间常数：

　　又因为上升时间与时间常数的关系为：

　　为了满足最佳上升时间( 200 ns) 的要求， 必须在EL7457 驱动输出端串上一个小电阻， 原理如图6 所示。

　　图6 中， FPGA _ CLKI1, FPGA _ CLKI2, FPGA _CLKI3, FPGA _ CLKI4 为FPGA 产生的T T L 时序。

　　ARM_IOE 为ARM 核产生的门控信号， 用来控制驱动脉冲I Φ1, 2, 3, 4 的开关。由于理论与实际计算的误差， 输出串接电阻R9 , R10 , R 13 , R14 将通过硬件调试过程确定， 以产生驱动CC97 工作的最佳波形。同理， FPGA_ CLKS1, FPGA _ CLKS2, FPGA _ CLKS3, FPGA _CLKS4 为FPGA 产生的TT L 时序。A RM _SOE 为ARM 产生的门控信号， 输出串接电阻待定。

　　图6 IΦ 1, 2, 3, 4; SΦ 1, 2, 3, 4 驱动产生

　　在RΦ1, 2, 3 产生电路中， 因为其电压摆幅要求为0~ 12 V, 故给它加以12 V 的电源( 见图7) 。

　　 图7 RΦ1, 2, 3 驱动产生电路

　　它的驱动频率为11 MHz, 输出的上升时间不需要串接电阻调节， 可达10 ns。同理， FPGA_CLKR1, FPΦGA_CLKR2, FPGA_CLKR3 为FPGA 产生的10 MHz的驱动时序， ARM _ROE 为ARM 产生的门控信号。

　　这里还产生了一路控制行数据丢弃DG( Dump Gate) 门控信号。该信号的摆幅同RΦ1, 2, 3。以上电路的连接均通过Mult isim 仿真， 仿真波形如图8、图9 所示。

　　图8 IΦ , SΦ 仿真波形

　　图9 R Φ仿真波形

　　2. 2. 2 RΦ2HV 高压倍增驱动设计

　　RΦ2HV 的幅值决定着倍增倍数， 是EMCCD 的一项重要可调参数， 必须在指定范围内可调以满足不同场合的应用。在设计RΦ2HV 时， 由于其驱动电压摆幅高，现有的专用驱动芯片不能满足其高压驱动要求， 必须采用特殊方法实现。根据E2V 的文档， RΦ2HV 的波形即可以是正弦波， 也可以是方波。如果为方波， 则其高电平要先于R Φ1 变高， 如果为正弦波， 则要求其波峰要在RΦ1 下降时到达。

　　如果采用方波脉冲， 因为RΦ2HV 为11 MHz, 根据计算， 其系统值将达2 W, CCD97 上的功耗也将达到1 W; 如果采用正弦波形式， 可使CCD97 上的功耗降到100 mW。在此， 采用正弦波方式产生RΦ2HV。

周期矩形脉冲信号用傅里叶级数展开后， 除了基波外， 只有奇次谐波， 在通过一个低通滤波器后， 便能转化成正弦波。因为FPGA 只能产生T TL 时序， 这里通过先将T TL 的方波转化成正弦波， 即可通过一个7 阶的巴特沃斯滤波器， 将20 MHz 以后的高频分量衰减， 保留基频。在得到10 MHz 的正弦信号后， 通过第一级放大， 这里采用NaTIo nal Semiconducto r 公司生产的LM6172 来构成。LM6172 为双通道高速、低失真、低功耗的电压反馈型放大器。通过将LM6172 的双放大器组合起来形成双