智能微网保护装置新平台技术设计

冗余设计，防止关键电路上的失效影响了整体运行，双CPU互为闭锁出口回路减少了单一元器件失效而造成的误动。

　　2、硬件设计

　　2.1 总体架构

　　所有插件均为标准4U高度规格，采用背插式结构通过总线板安装在机箱中。根据数字化站或者常规站的不同配置可以选择不同的机箱高度来配置更多的插件，如标准19英寸4U机箱或者8U机箱。无论是4U机箱还是8U机箱，电源插件、主CPU插件、显示通讯插件都是标准配置，智能ADC插件、智能I/O插件、交流插件、SV/GOOSE插件都是根据功能需求选配。

　　装置正面配置一块5.7寸320×240点阵TFT液晶，辅以按键和点灯信号用来完成良好的人机交换界面。装置的整体硬件结构如图1所示。

　　图1 整体硬件结构图

　　2.2 主CPU插件设计

　　主CPU插件主要需要完成模拟量的采样、计算，保护逻辑的判断，开入的读取、出口控制，各种记录保存等功能。在满足这些功能的前提条件是稳定可靠的系统设计，为了应对难以预测的各种突发状况，系统要具有冗余性。

　　主处理器P2020的双核并行处理可以满足这些需求，CPU的两个内核独立运行，又相互监视，起到双重闭锁的功能，保证系统的可靠性。

　　在功能划分上，core0负责逻辑运算与记录保存，core1负责与外部通讯、传输数据与开关量接口工作，包括FPGA、千兆以太网、串行接口等。

　　P2020是一款高性能带有双精度浮点计算能力的处理器，特别适合保护逻辑计算；丰富的外设接口可以与多种设备高速连接，可以满足大容量数据吞吐。

　　除了处理器自带的cache和sram，板上还为CPU外扩了1GBDDR2和128MBNORFLASH，这些大容量内存保证了有足够的数据空间和代码空间提供给智能微网保护；另外还预留有NANDFLASH与SPIFLASH的扩展位置，便于保存录波数据与整定定值。

　　在本系统中P2020用到的高速接口有3路千兆以太网口和1路PCI-E接口，其中PCI-E接口用于与FPGA自带的PCI-E接口相连，最高速度2.5Gb/s，可以满足数字化站下的数据流量需求。

　　为了提高板间数据交换速率，同时兼顾适应性和兼容性，使用到了MLVDS通讯技术。MLVDS总线是专门应用于背板或多点电缆的LVDS技术的一个新系列，继承了LVDS低压差分的信号特性，通过更改输出幅度和输出数据的压摆率，减小了电磁干扰带来的问题。

　　2片MLVDS芯片多达16路通道，其中每一路MLVDS都可以达到125Mb/s，组成的数据总线最大支持2Gb/s的数据流量。每路通道都可以独立控制收发方向，根据逻辑划分可定义为控制总线、数据总线、校时总线等不同功能。

　　FPGA使用自身的时钟驱动并提供给MLVDS芯片，在内部将数据总线与异步FIFO相连接，数据宽度与传输速度都可以根据需求更改定义。

　　Xilinx Spartan-6LXTFPGA中内置PCIExpress端点模块，兼容PCIExpress 1.1标准，是针对低功耗、低成本高速互连实现PCIExpress的兼容系统设计。所有收发数据在FPGA内部整合后打包，经PCI-E通道由DMA直接传输给主处理器P2020，无需应用程序的控制与干涉，极大提升了运行效率与速度。

　　2.3 显示通讯插件设计

　　显示通讯插件主要完成人机界面、打印以及与站控层通讯等功能。内部的处理器MPC8321是一颗经济高效的网络通信处理器，包含一个e300c2内核，它包括一个16KB的L1指令、数据缓存和片上内存管理单元（MMU）。增强的特性允许并行执行更有效的操作，从而显著提高了性能。

　　显示通讯插件提供了按键与液晶的接口，同样也有MLVDS总线接口从主CPU插件获得数据；对外提供了3路百兆以太网口用于和监控后台、保护工程师站通讯，一路RS484的校时口，一路RS232的打印口和一路RS232调试口。

　　2.4 智能插件设计

　　智能插件包括数字化的SV/GOOSE插件与传统I/O、ADC插件，各种插件的软硬件接口都保持统一，有极强的扩展性与适应性，而且支持带电拔插，方便检修工作的进行。数字化的SV/GOOSE插件使用FPGA作为主控芯片，对上与MLVDS总线连接，对下生成多个百兆以太网来驱动光口或者网口与外部通信。FPGA的同步处理能力可以保证所有报文都能立即被响应，配合IEEE1588打下时标完成精确记录报文收发时刻，百兆以太网的数量也可以灵活配置，缓存根据需求变更大小。

　　智能ADC插件采用在电力行业成熟应用的16位采集芯片AD7606，所有通道都做到同步采样，片内集成二阶滤波器、采样保持放大电路、输入钳位保护等功能。在FPGA的控制下，采样速率可被设置为一个可变值，最高达到200Kbps的采样率。

智能I/O插件可以采集DC220/DC110的开入量，完成信号出口和跳闸出口的功能。开入开出量保存在FPGA固定的数据区域内，其中开入